通过分析LBS控制器的控制信号，LBS总线和LBS状态机的读取和写入操作的同步，设计并实现了一种高效且可靠的LBS控制器，以实现通信系统。FPGA和PEX8311之间运行，它们运行在PEX8311和FPGA接口中。态正常，稳定性强，已成功应用于视频采集卡，PCIe数据采集卡等。于FPGA的LBS控制器具有灵活性，可编程性和适应性的优点。PLX PEX8311桥接芯片将标准处理器，DSP和FPGA总线接口升级为PCI Express（PCIe）。
通道32位66 MHz通用PEX8311 PCIe本地总线桥可在两种标准之间切换协议，并可用于通信卡，监视系统，工业控制，IP媒体服务器和医学成像系统，以实现可扩展级别的高级带宽互连。用根联合体或端点的PCI嵌入式系统的设计可以使用PEX8311桥接芯片移植到PCIe。文基于PEX8311和FPGA来实现1x PCIe标准传输。FPGA和PEX8311通过LBS（LocalBus）连接，发送和接收命令和数据。
中，FPGA主要控制LBS的操作。本文中，我们设计了一种高效且可靠的LBS控制器，以建立FPGA与PEX8311之间的通信。图1所示。系统的控制核心是LBS控制器，该控制器由FPGA使用VerilogHDL实现。的优点是稳定性高，不会导致崩溃。避免了经常崩溃的传统PCI和PCIe卡的问题。具有很高的传输速率，充分利用了LBS同步，并减少了不必要的等待时间。FPGA采用Altera的Cyclone3系列的3C120 FPGA芯片。Cyclone3是一款具有最低功耗和最低成本的高性能FPGA产品。于上述功能，本设计使用它来实现PCIe传输功能。PEX8311是PLX的PCI Express x1接口芯片，本地总线的频率可以达到66 MHz，数据位的宽度为32 b。PEX8311具有三种数据传输模式：主模式，从模式和DMA，可以灵活方便地与每个CPU，FPGA和ASIC无缝连接以实现高速传输。持信号：请求总线控制的信号，FPGA向PEX8311发送总线控制请求。
号保持器：PEX8311响应FPGA请求的信号。LCLK信号：时钟输入信号。ADS信号：选通地址信号。BLAST信号：最后一个数据同步信号。LA信号[31：2]：地址线。LD信号[31：0]：数据线。LW / R信号：读写控制。号就绪：信号对数据有效。LBS总线操作具有独特的读取和写入以及突发读取和写入方法，在此设计中，独特的读取和写入设计用于传输读取和写入控制FPGA内部的寄存器，这些寄存器用于配置每个逻辑模块的功能控制。时控制软件；突发读写方法主要用于大规模数据传输。本文中，主要传输高速DDR数据。发传输方法的使用使得能够高速进行大容量自动数据传输，充分利用了LBS传输带宽并提高了传输效率。PEX8311芯片的LBS端具有32位数据总线宽度和66 MHz的时钟频率。PEX8311支持三种LBS总线接口模式：模式C，模式J和模式M，可以轻松地与各种微处理器连接。口模式由引脚MODE0和MODE1决定。种设计使用了相对简单的顺序逻辑C模式，即非多路复用地址/数据总线模式。PEX8311支持三种本地总线数据传输模式：单周期模式，四周期突发模式和连续突发模式。DMA传输数据将传输任务从主设备中释放出来，并由一个简短而有效的传输描述符执行，从而使主设备有时间处理其他事件。PEX8311具有两个DMA通道，可以同时处理来自总线两侧的所需传输，而无需等待外部设备。外，DMA传输可以与主从模式下的传输同步进行，但是后两者的优先级高于DMA传输。于DMA传输的上述优点，本设计中的PCI Express接口部分在连续突发模式下使用DMA块传输模式，而LBS总线接口则使用C模式。4种状态：IDLE，START，DO，BUSY。态转换图如图2所示。DLE：非活动状态。START：当ADS地址选通脉冲有效时进入此状态，并判断地址空间。施：当地址空间有效且满足传输条件时，将进入传输状态。个时钟判断条件。条件满足时，状态继续。
不满足条件时，恒温阀芯它将进入繁忙待机状态。输结束时（BLAST有效），它进入IDLE状态。忙：当数据未准备好时，请在繁忙状态下等待，在数据准备好后进入DO状态，在时间到期后进入IDLE状态并实时退出。FPGA作为LBS逻辑控制器，负责协调DDR_FIFO和PEX8311数据之间的时间关系。
系统接收到数据时，飞行员首先向PEX8311发送复位信号，通过LRESET将LBS本地端的FPGA复位，清除内部FPGA数据DDR_FIFO，并禁用HF和FF指示器，然后等待数据输入。FPGA读取DDR数据后，首先将DDR数据写入DDR_FIFO。DDR_FIFO数据达到半满状态时，HF标志有效，并且DMA中断请求通过FPGA发送到PEX8311。PC对中断做出响应后，便会设置DMA传输模式，传输的字节数和地址信号。PEX8311适用于通过LHOLD控制本地总线。时，FPGA发送的LHOLDA响应信号控制了本地总线，并立即进入从IDLE状态到START状态的连续字节突发模式的DMA块周期。收到有效的LW / R读信号和选通信号ADS地址后，FPGA进入DO状态，同时发送就绪的本地响应信号就绪，从而允许DDR_FIFO激活REN读并激活OE输出。送最后一个数据时，PEX8311发送一个BLAST信号，FPGA将DDR_FIFO读取验证和输出验证配置为无效，并取消就绪以结束DMA周期。PC系统发送数据时，FPGA将计算机通过PCIe传输的LBS数据写入PC_FIFO，然后将数据输出到DDR。Verilog是根据上述四个状态设计的。过仿真和集成调试，效果很好。是状态机设计程序。真时序图如图3和图4所示。
文档中设计的LBS控制器应用程序可在PEX8311和FPGA接口中正常运行，并且具有很高的稳定性。已成功应用于视频捕获卡和PCIe数据捕获卡。过培训，基于FPGA的LBS控制器具有灵活性强，可编程能力强，适应性强等优点，可以迅速缩短产品上市时间，迅速满足客户需求并满足市场需求。
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