在对DDR SDRAM基本工作特性进行分析的基础上，根据DDR同步要求，提出了一种基于VerilogHDL语言的控制器实现图。且，根据特定的应用环境，提出了不同的读写方案以提高时钟效率。制器逻辑的RTL在FPGA卡上实现，并且仿真在modelsim中执行。QuartusII逻辑分析仪（signaltapII）完成了硬件验证，以确保读写效率和存储器可靠性。DDR SDRAMVerilogHDLFPGADDR SDRAM是Double Data Rate同步动态随机存取存储器的缩写，它使用2.5 V的工作电压在中央时钟的上升沿和下降沿传输数据。SDRAM的优点是传输速率加倍。FPGA（现场可编程门阵列）是一种可编程设备，可以在FPGA上实现数字电路的任何功能。电子通信领域，数据量变得越来越重要，并且对存储器的需求也增加了。FPGA具有并行性和可编程性的优势，其应用也越来越广泛。在许多系统中都有应用，因此研究在FPGA平台上实现DDR读写控制的方法具有非常重要的现实意义。文的第1和第2部分介绍了基于FPGA的DDR SDRAM控制器的设计过程。3节主要介绍控制器的调试。FPGA是Altera公司的CycloneIII，DDR是Hynix公司的16Mx16 DDR。DDR SDRAM的基本操作DDR SDRAM DDR指令常见的读写延迟参数DDR读写数据是在DQS信号下捕获的，数据位数决定了DQS位数， DQS信号负责捕获八位数据信号。
写操作期间，DQS在DQ数据信号的中心捕获数据；在读取操作期间，DQS在数据信号[1]的边缘捕获数据。读取或写入数据之前，需要执行有效操作，即ACT命令，然后经过tRCD时间以执行读取或写入操作命令。读取操作中，读取命令后需要CL时间（CAS延迟）开始读取数据。制器设计图执行DDR控制，需要解决的关键点：时钟系统问题，状态转换和指令操作。文设计的DDR控制器主要包括三个模块，分别是状态转换控制模块，指令解码模块和时钟模块，如图1所示。制器的功能包括CMD（用户发送的指令）和ADDR（用户地址），DATAIN（DDR输入数据）和DATAOUT（DDR输出数据）。钟模块在控制器系统内部提供DDR主时钟和数据时钟（CLK_X2）。使用中，用户首先将CMD发送到状态转换模块以进行状态转换，然后控制器响应用户返回CMDACK。第二个时钟周期内，命令状态指示器输入到指令解码模块中，以进行指令解码和控制指令。出信号以完成相应的操作。了状态转换外，相应的地址信号也锁定在DDR中。
钟设计根据DDR同步要求，该项目总共使用三个时钟，这三个时钟是一对DDR反相时钟（DDR_CLK_P，DDR_CLK_N）和一个数据控制时钟（CLK_X2，由模块生成）时钟）。据DDR要求，控制信号在DDR_CLK_P的上升沿采样，因此其反向时钟信号DDR_CLK_N用于同步控制逻辑，以便DDR_CLK_P的上升沿恰好位于时钟的中心。
令。据DDR读写数据的要求，使用两倍于DDR系统时钟频率的数据时钟来处理读写数据。DDR状态控制DDR控制器主要包括读取，写入，预加载，更新，注册配置模式和其他操作。4是各种操作的状态转移图，涉及指令之间的可能切换操作。
DDR工作主要分为两个阶段：上电初始化和读写过程。始化非常重要，它主要完成时钟稳定和寄存器配置的过程，它是某些指令的顺序执行。文中使用的DDR是Hynix的产品。始配置过程如下[1]：开启，开启时钟并稳定最短200μs的时间；一旦时钟稳定，执行空指令，CKE = 1；配置扩展模式寄存器（EMRS）以激活DLL（延迟锁定循环），等待200个周期，然后再进行下一步；配置模式寄存器（MRS）以重启DLL，将芯片设置为等待状态（设置A8 = 1重启DLL）；预加载所有银行；执行至少两个自动刷新命令；执行一次模式寄存器配置命令以初始化模式寄存器并定义读取和写入操作的参数；在初始化结束之前等待200个周期。同制造商的DDR初始化过程不同，并且其注册表配置的设置也可能不同。了提高控制器的通用性，可以在控制器外部配置初始化操作。DDR的读写效率DDR需要刷新和预加载指令，因此正确处理这两条指令可以有效提高读写效率。
新是一种定期操作，而预加载是包装地址时必须执行的操作，因此提高效率的主要方法是合理地组织预加载顺序。写有两种方式：一种是预先加载的读写方式，另一种是普通的读写方式。用普通读写时，有必要在地址包装后使用precharge命令重新运行性能。种读取和写入指令的方法的区别在于，当预加载的读取和写入命令位于ACT命令中时（此时，地址作为地址输入DDR线），将A10设为高；而普通的读写无需定义A10高。然，该方案是用于在行地址中读取和写入数据的有效方法。
数据地址是随机的并且经常跨越行地址时，应执行预加载命令。果仍然使用常规的读写方法，则下一个读（写）地址是随机的，因此当行地址更改时，应频繁执行preload命令，这会减少阅读和写作的有效性。如，在视频编码中，预测编码是最有效的冗余方法。测需要搜索图像帧区域[3]，在此阶段，它显示为内存中数据的随机地址。这种情况下，可以使用带有预加载的读写命令，这样每个命令都将被预加载，因此无需担心地址结尾时的错误。是，每条指令之间必须有一定的间隔（突发长度/ 2 tRP），例如，使用突发为8的读写时，每条指令之间的间隔必须至少为减去4 tRP周期。此，将突发模式设置为8更为有效。件调试在硬件调试之前，软件仿真非常重要，通常，在仿真中保持同步一致时，可以达到定义的功能要求。其是在高速设计中，调试之前的同步分析和同步收敛是必不可少的，最重要的是，只有在考虑同步闭合的情况下，设计才是稳定的。本文的代码合成阶段，常用的FPGA方法用于提高设计速度，例如增加流水线级数和消除亚稳态[4]，使CLK_X2达到333M，DDR时钟达到167M，同步裕量满足同步要求。ALTERA提供了与QUARTUSII软件集成的FPGA芯片调试工具SignaltapII，该工具可以实时捕获和显示信号并观察系统设计中硬件和软件之间的交互。原理是定义采样周期，实时采样数据并将其存储在PFGA RAM中，然后通过JTAG接口将其传输到QUARTUSII以进行显示[5]。是由于SignaltapII的实时性，在调试时应注意读写验证方法。始配置过程很难观察，只能检查以下读取和写入过程。
于RAM容量有限，因此同时捕获的数据也受到限制。卡级别进行调试时，有必要以循环方式执行数据读取和写入指令，以便在逻辑分析仪中捕获数据。文使用的方法是先将数据写入地址部分，然后读取相同的地址，然后比较写入相同地址的数据是否与读取的数据相同，以检查控制器DDR正常工作。
了保证读写的可靠性，循环法采用了遍历所有地址范围的方法，观察结果表明读写数据是完全一致的。论本文通过对DDR同步的分析给出了DDR控制器的设计图。于不同的寻址方法，给出了不同的读写方法，恒温阀芯以提高读写效率。后，控制器在ALTERA的Cyclone III芯片上实现，该控制器可以控制Hynix的DDR芯片在卡上稳定地读写数据。储器工作频率达到167M，数据稳定可靠，读写效率高。
本文转载自
恒温阀芯 https://www.wisdom-thermostats.com