根据增量PID控制器的工作原理，设计了一种基于FPGA的数字PID控制器。使用FPGA并行结构，并采用自上而下的设计方法来补充控制器的VHDL层设计。确控制量的控制。真试验表明，该设计方案有效可行，结构简单，性能可靠，控制效果好，实用性强。介：根据增量PID控制器的工作原理，设计了一种基于FPGA的数字PID控制器，并使用FPGA并行结构，使用自上而下的设计方法来补充控制器的VHDL层设计，恒温阀芯最后实现了对控制量的精确控制。PID控制算法是一种简单有效的控制算法，由于其原理简单，参数可调，鲁棒性好，可靠性高，适应性强等优点，已被广泛应用于控制领域。业控制。动控制技术最稳定的控制方法之一[[1]]。很多方法可以实现PID控制算法。文使用FPGA并行结构来实现PID控制算法。
FPGA的最明显优势是集成度高，体积小，功耗低，可靠性高和电路设计灵活。
PID控制器的基本思想是根据控制对象的控制需求建立描述对象动态特性的数学模型。
过调节PID参数，获得了在比例，微分和积分方面进行调节的控制策略，以获得最佳的系统响应和控制效果。
响。中，[kp]是比例增益，[Ti]是积分时间常数，[Td]是微分时间常数，[u（t）]是控制量，[e（t）]是程。常，比例控制可以使系统快速响应，从而减少稳态误差，但是增加比例放大系数会使系统不稳定；集成控制的作用是，恒温阀芯只要系统中存在错误，内置控制器就会累积并不断提供控制量以消除错误，但是过多的集成会增加系统超载甚至将使系统振荡，这主要取决于积分系数的大小；差动控制可以减少过冲量。盖振荡，提高系统稳定性，加快系统动态响应速度，减少设置时间，并改善系统动态性能[[2]]。PID过滤器算法必须在数字控制系统中离散化。采样周期足够短时，可用求和代替积分，用后向差代替微分，以获得算法的实现模型。PID数字[[3]]。
上式可知，增量式PID算法仅与前三个样本值有关，不需要大量的存储和数据积累，因此不容易招惹错误的累积，并具有计算量小和实时性高的优点。字锁相环（DPLL）系统由数字鉴相器，数字环路滤波器和DAC组成，数字环路滤波器是DPLL的最核心部分。要实现相位误差位字来控制电压增量。换[[4]]。了使数字环路滤波器具有出色的系统响应和控制效果，PID控制算法是一个更好的选择。图1中示出了基于PID控制系统的锁相环结构。锁相环系统中，数字鉴相器比较了两个锁相环之间的相位差[e（k）]。入频率和输出频率，并作为PID控制器的输入间隙信号，选择比例微分积分系数[kp]，[ki]，[Kd]。ID运算后，产生偏差控制[u（k）]，最后通过D / A转换器将数字相位差转换为模拟电压信号，然后输出到受物体电压控制的恒温振荡器控制。PID算法可以通过串联结构，并联结构等方法在FPGA中实现。串行实现方法具有简单的结构，仅使用一个乘法器和加法器，并且需要最少的资源但是最慢的速度。是需要更多资源。
PID控制器应用于数字锁相环系统，因此作者设计了一种具有快速运行速度的并行结构，并通过三个加法器和三个乘法器来实现[[5]]。行结构如图2所示，其中的寄存器用于锁定偏转信号或输出信号的初始值和中间值。于PID控制器，如何选择比例积分系数[kp]，[ki]和[kd]是设计的关键。三个参数的选择对于动态性能，稳态性能和回路系统的稳定性很重要。起着至关重要的作用。据控制系统对环路带宽，阻尼系数和其他指标的要求，并考虑环路系统设备本身的特性，可以计算出适当的PID滤波器并选择为粗调参数，其他参数可以通过仿真和实际调试得到比较。善的控制曲线[[6]]。
字锁相环系统的输入频率ui和输出频率upf在鉴相功能模块jianxiang中生成延迟信号。图3所示，当ui领先upf时，向上的输出宽度与相位误差脉冲成比例。高电压；迟到时，向下的输出宽度与相位误差的脉冲宽度高电压成正比。亮华量化功能模块中，计数时钟以数字方式量化相位误差并生成偏差信号[e（k）]。度和参数生成如图4所示。据环-环-环-环和阻尼系数的要求，作者选择了比例粗调参数。-differential-differential如下：[kp = 29]，[ki = 0.97]，[kd = 1.07]并计算出[Ka = 31.04]，[Kb = -31.14]，[Kc = 1.04。于FPGA仅能执行整数运算，因此在运算期间必须将实数转换为整数，即系数被扩展N倍，结果减少N倍。最终版本中。种设计选择使系数增加了[27]倍。
后，对于FPGA，丢弃器可以拒绝最低的7个数据位作为输出信号。时，要开发系数，请在系数的最高位添加一个符号位，1表示负数，0表示正数。本设计中输入的数字量[Ka]，[Kb]，[Kc]和[e（k）]全部设置为28位，0..26位为数据位，第27位为符号位最后是[Ka = F85H]，[Kb = 8000F92H]，[Kc = 89H]，图5给出了偏差的仿真和参数的生成。
据并行结构设计的PID控制器的示意图如图6所示。8位D触发器dff27用作寄存器，乘法器可以通过Aitera公司提供的LPM-MULT宏功能模块经过严格的测试和优化后实现。过以VHDL语言编译add55来实现加法器。add55是一个签名加法器。两个具有相同符号的数字相加时，运算结果可能会溢出并导致运算错误。此，要在加法运算中增加位数，请在一位上扩展54位数据。将具有不同符号的数字相加时，两个相减的补码将完成减法运算，即[AB = A B]。
置偏差[e（k）= 10H]后，将仿真设计的PID示意图，仿真结果如图7所示。ID控制器的55位数据输出被同相截断，然后生成的16位数据被发送到DAC，最后将数字相位差转换为模拟电压信号以完成PID控制系统设置。
文使用FPGA设计来实现数字PID控制器，并将其应用于数字锁相环系统。后，Quartus II用于执行PID控制器的功能仿真。真结果表明，数字PID控制器可以有效滤除系统错误。提高了稳定性并改善了系统的动态性能。
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