通过比较三种常用的SDRAM寻址方法，恒温阀芯对SDRAM的工作原理和时序进行了深入的讨论，从而可以基于FPGA页面的快速寻址来设计16位SDRAM控制器。件仿真，硬件测试和物理调试的结果表明，该控制器可以大大减少寻址时间，并具有良好的实时效率和模块重用性；同时，它还节省了FPGA的内部资源并缩短了开发周期。着现代通信和实时图像处理的发展，高速和高速存储变得越来越重要。SDRAM是同步动态随机存取存储器[1]。于其低成本和高存储容量的优势，它被广泛用于高速数据采集和处理领域。是它也有一些缺点，例如控制复杂和同步要求高，所有这些缺点都对应用程序推广产生负面影响。FPGA是现场可编程门阵列，以并行操作为主，在速度和性能方面是MCU所无法比拟的。对其复杂的逻辑控制和严格的同步要求，本文使用快速页面寻址方法设计了一种通用SDRAM，可以有效消除行寻址和通信间隔引起的延迟。寻址（[tRCD]）。制器，并使用ALTERA公司的EP2C35F484C8N [2] FPGA芯片和三星的K4S641632K [3] SDRAM芯片作为硬件平台，对SDRAM控制器进行物理调试和验证。SDRAM内部是一个内存阵列。幅画就像一幅画。复方法与表相同。可以先指定一行，然后再指定一列，以精确找到指定的单元格。是寻址存储芯片的基本原理[4]。于存储器，这些单元是SDRAM的列存储单元和基本存储单元，因此此阵列是逻辑存储区（Logical Bank，L_Bank）。应地，行指定操作是行地址或有效行；列指定操作是列寻址，并且列寻址伴随着读或写命令，恒温阀芯因此也称为列读或写操作。SDRAM的效率反映在寻址存储器的速度上。然SDRAM的基本工作是写入和读取数据，但是执行这些任务时，每次都不处于数据传输状态。于在没有数据的传输过程中存在各种延迟和延迟，因此SDRAM的效率未达到100％。读取操作为例，主要影响SDRAM操作效率的参数[5]为：行的有效命令与列的读取/写入命令之间的间隔（[ tRCD的]）;为第一批数据输出（[tCL]）发出的列读取命令之间的间隔；预充电的有效期（[tRP]）。
1是典型的SDRAM读取操作序列。条有效行打开相应的作业行，然后发送列读取命令以选择打开行的一列进行读取。延迟[tCL]之后，顺序读取与突发长度[6]相对应的所选列单元数据，最后使用预充电来关闭工作线。工作线关闭时，其相应行的列单元格数据将被锁定。页面触摸的工作行和L_Bank处于不活动状态，这意味着L_Bank中的所有行均处于关闭状态，届时，可以直接发送有效的line命令。少页面寻址意味着最后一条工作线没有关闭，因此必须完成本次读取的工作线。速页面调用也称为背对背寻址，即要寻址的行是上一个操作的工作行。时，可以直接发送列的读/写命令。以看出，三种寻址模式中最短的寻址时间是快速页面寻址模式。
了提高SDRAM的工作效率，本文档设计了一种基于FPGA的快速页面SDRAM控制器，因此SDRAM寻址模式仍然是寻址页面的快速访问模式。SDRAM控制器的RTL层视图如图2所示。主要分为三个模块：锁相环模块（PLL），初始化模块（sdram_Init）和数据读/写模块（ sdram_wr_data）。三个模块共同构成了SDRAM控制器的基础驱动程序，相应的输入/输出端口主要分为两种：一种是FPGA的内部控制接口，包括复位信号（复位）。），SDRAM激活信号（sd_active）和读/写控制信号（rw），数据通信类型的地址信号（address），写数据信号（indata）并读取数据信号（Outdata）；另一个是SDRAM控制接口，它连接到外部连接的SDRAM芯片的K4S641632K引脚，包括双向通信数据端口（SDRAM_DATA）和有效的SDRAM命令输出信号线（RAS_N） ，有效列（CAS_N）等。统输入时钟为50 MHz，SDRAM芯片和SDRAM控制器的工作时钟频率设置为100 MHz。要调用FPGA内部IP内核[8]锁相环（PLL）模块来获得SDRAM和SDRAM控制器的工作频率和时钟相移。
始化模块（sdram_init）的作用是执行SDRAM芯片的初始化和SDRAM控制指令的输出。主要由两个有限状态机[9]执行，一个是初始化状态机，另一个是状态机。始化状态机是摩尔状态机，即，输出SDRAM控制命令信号仅随状态变化而变化。始化完成后，SDRAM控制器进入操作状态；作业状态机根据输入地址和当前操作状态的组合动作发出命令和SDRAM控制地址。电复位后，两个状态机同时进入复位状态，直到PLL输出时钟稳定为止。PLL稳定时，sdram_init模块首先进入初始化状态机，如图3所示。初始化期间，它经历了200μs的稳定期，所有银行L？预先加载，自动刷新8个周期，并设置模式寄存器（MRS）。初始化进入最终状态时，初始化状态机终止，模块进入工作状态机。作状态机主要由五个状态组成：无效，有效行，读取，写入和自动刷新。
认状态为非活动状态，最好确定是否进入自动刷新状态。过判断SDRAM激活信号（sd_active），确定是否进入活动线状态，而读/写命令信号（rw）选择是否进入状态阅读或写作。K4S641632K必须在64 ms内执行8192个自动刷新周期，即，每7.8μs进入自动刷新状态。据读/写模块（sdram_wr_data）负责SDRAM控制器的16位数据传输。要端口是写数据信号（indata），读数据信号（Outdata），双向SDRAM通信数据端口（SDRAM_DATA），read_valid（read_valid）和读写。效信号（write_valid）。中，数据和外部数据属于SDRAM控制器的FPGA控制器的内部接口，并连接到SDRAM的上驱动器。read_valid和write_valid属于辅助数据端口，该端口连接到内部模块sdram_init； Sdram_Data是SDRAM控制器的下部双通道数据接口，直接与SDRAM芯片的外部数据端口相连。设计基于Quartusii 9.1环境，方法是编写Verilog语言测试平台文件，并使用第三方软件模型来辅助波形仿真。图4所示，SDRAM控制器处于连续写入操作。个列写命令都带有四个16位数据。于仿真的目的是验证输出控制和数据的准确性，因此写入数据信号（数据）使用在每个占空比增加1的连续数据。突发长度期间，输出命令主要是空命令（NOP），即有效行（RAS），有效列（CAS），地址行（A）和L_Bank（BA）地址行都在顶部输出；空命令实际上是无操作的，直到下一个操作命令到达。拟时间在线路有效范围内，并且不会自动刷新，因此不必发送有效的线路命令。了进一步验证SDRAM控制器的可行性和准确性，在物理验证过程中添加了uart通信模块，并将FPGA连接到PC，并通过端口调试向导完成了验证。件系列。
于SDRAM工作，因此输入和输出部分的工作时钟通常与SDRAM异步。此，需要一个16位异步FIFO [10]作为输入和输出部分中的输入和输出缓冲区。SDRAM控制器的物理验证方案如图5所示，主要包括FIFOin输入缓冲器，SDRAM SDRAM_CONTROLLER控制器，SDRAM SDRAM_LOGIC逻辑控制器，FIFOout输出缓冲器和UART串行通信模块。SDRAM运行时，SDRAM_LOGIC逻辑控制器实现逻辑状态跳转。图6所示，SDRAM_LOGIC的默认状态为逻辑无效。输入FIFOin已满或写入完成时，逻辑状态将从非活动逻辑状态更改为逻辑写入状态。所有数据写入SDRAM后，逻辑状态将从逻辑写入状态更改为逻辑读取状态，并相应地读取数据，然后比较原始数据以验证控制器的准确性。SDRAM。7是串行调试向导的检查图。过串行调试向导将一系列数据发送到FPGA开发板。uart模块将接收到的数据发送到SDRAM控制模块。制模块通过快速页面寻址按顺序写入数据。SDRAM芯片中。入后，SDRAM控制器从SDRAM芯片读取数据并将其转发到UART模块，然后通过UART将数据返回到串行端口调试向导。后，通过比较串行调试向导的写入数据和读取数据，可以看出SDRAM控制器可以准确地在SDRAM芯片上写入和读取数据。文中，EP2C35F484C8N FPGA芯片用于基于快速页面访问来实现SDRAM控制器，并通过串行通信验证了该控制器的可靠性。输入/输出端口FIFO使其适用于异步时钟下的数据交换。页面命中和缺少页面寻址相比，快速页面命中对于SDRAM读写操作更为合理，有效和快捷。时，结合高速和并行FPGA的优点，SDRAM控制器具有良好的实时性能，高效率和模块的可重用性。
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