基于DDR SDRAM的工作原理，本文提出了一种实现DDR SDRAM控制器的方法，以及DDR SDRAM的数据选通特性。文提出的SDRAM DDR控制器实现方法已成功通过FPGA功能验证，并已成功集成到LCD TV控制芯片中。介LCD TV控制芯片的主要功能是将用于逐行扫描电视信号的隔行扫描转换为LCD TV。需要处理大量数据，当然还需要高速访问内存。
以我在这里选择了DDR SDRAM。SDRAM DDR SDRAM DDR控制器设计，双数据速率同步动态随机存取存储器（DRAM），采用双数据速率技术，支持在时钟的上升沿和下降沿同时传输数据。有效地提高了数据吞吐量。的带宽可以达到相应SDRAM的两倍。目前为止，DDR SDRAM已经取代了PC领域的SDRAM，并已成为内存的标准设备。在其他领域也发挥着越来越重要的作用。统架构SDRAM DDR控制器的核心由四个主要模块组成：SDRAM控制器，控制接口模块，控制模块和数据通道模块。DDR SDRAM控制器模块是一个更高级别的模块，包括三个低级模块。制接口模块接受命令和主机的关联地址，分析命令并将其请求发送给控制模块;控制模块接收到控制接口模块的命令和地址后，生成相应的命令发送给SDRAM;数据通道当出现WRITEA和READA命令时，模块将处理数据。
高级别的模块还有两个PLL模块，用于生成CLOCK_LOCK和2X模式，从而改善了I / O端口时序和2倍时钟。面简要介绍双前置阻尼电路的实现原理：方框图如图2所示。2中，当时钟处于高电平时，正触发器由晶体管组成M1到M4对节点X上的反向D输入进行采样。点Y保持在稳定状态，因为时段M9和M10被去激活。时钟的下降沿，上部从机锁定M5~M8点亮并将反相的X值传送到输出Q.只要时钟为低电平，下部主锁存器（M1，M4，M9）使能，并且在节点Y处对反相D输入进行采样。意，由于重复使用了设备M1和M4，所以减小了输入D的负载。上升沿，从机的下锁定激活并将反转的Y值传送到Q节点，因此数据在两侧都会发生变化。意，从上锁和下锁以互补形式操作，恒温阀芯即，在每个时钟相位，它们中只有一个是导电的。本文中，我们将简要介绍双边寄存器的一般原理。面将详细描述每个模块的设计。口设计接口控制模块分析和存储主机命令，然后主机命令将NOP，WRITERA，READA，REFRESH，PRECHA-RGE和LOAD_REG命令和地址传送给模块。制。口控制模块还包括一个加法器和一个16位自动增长控制电路，用于为控制模块产生周期性刷新命令。16位加法器自动递减采用REG2的初始值并将其递减为零。递减加法器减小到0时，REFRESH_REQ信号被激活并保持一段时间，直到控制模块产生确认信号。确认信号还使自动递减加法器重新获得REG2的值，然后重复上述操作。REG2中存储REFRESH命令所需的时间是一个16位值。值通过等式int（REF_PERIOD / CLK_PERIOD）获得。制接口模块如图3所示。如，如果SDRAM器件需要64 ms和4096个刷新周期才能连接到控制器，则器件必须具有64 ms / 4096 =15.625μs才能运行控制器。REFRESH命令。果SDRAM和控制器以100 MHz时钟工作，则REG2的最大值为15.625 /0.01μs=1562μs。据通道模块设计数据通道模块提供SDRAM和主机之间的数据接口。发出WRITEA命令时，主机数据被发送到DATAIN端口，并且当执行READA命令时，数据通过DATAOUT端口传送到主机。
据通道和控制模块之间的数据宽度是DDR SDRAM器件数据宽度的两倍。据通道模块的DATAIN和DATAOUT端口为32位，DQ端口为16位。了创建远大于32位的数据通道，可以级联数据通道模块。写入和传输数据时，DATAIN端口与CLK200（CLK100的时钟频率的两倍）同步，因此数据可以在DQ端口上倍增。播放过程中，CLK200对数据进行采样，然后使用CLK100分离读取的数据。
入DDR器件时，数据通道模块产生DQS信号。制模块设计控制模块接受来自控制接口模块的命令，并且还伴随来自刷新控制模块的请求。将为SDRAM生成适当的命令。模块包含一个简单仲裁器，用于仲裁主机接口模块命令并更新刷新控制逻辑请求。新请求的优先级高于主机接口命令。果主机命令同时到达或在隐藏刷新操作期间，仲裁器将通过不发送CMDACK命令来维护主机命令，直到隐形刷新命令完全为止完成。果在主机运行时收到隐藏刷新命令，则隐藏刷新命令将延迟到主机操作结束。制模块的框图如图4所示。旦裁判从主机接收到命令，该命令就被发送到控制模块的命令生成部分。制模块在控制器之间使用三个移位寄存器以产生适当的时序。中一个寄存器用于控制ACTIVATE命令的时序，另一个用于控制READA或WRITEA命令的配置。三个用于控制订单的持续时间，这有助于仲裁员确定最后请求的操作是否完成。制模块也将多路复用到SDRAM地址。ACTIVATE（RAS）命令进入时，线路地址被多路复用并发送到A [11：0]。后使用READA（CAS）或WRITEA命令将列地址发送到SDRAM。制模块产生OE输出使能信号，以控制数据模块中DATAIN路径的最后一级的三态缓冲器。DDR SDRAM控制器设计的主要特点DDR SDRAM的主要特点是增加了双向DQS数据。读取的情况下，DQS的结束和从一次访问到另一次访问的转换（读取）在特定时刻发生。发因为数据转换边沿与数据选通边沿对齐，所以称为“边沿对齐”数据选通。芯片上，数据选通和数据在播放期间由相同的时钟驱动。
5显示了SDRAM DDR的典型读操作。于写操作，数据选通用于选通写数据，并且必须存在相对于数据选通的写数据的配置和保持时间。6显示了典型的DDR写操作。
读和写情况下，数据选通具有“介绍”阶段：在数据突发结束后，它从低阻抗状态变为高阻抗状态。于读操作，标称读输入是一个完整的时钟周期，读端结束名义上是半个时钟周期。于写操作，写入介绍是1/4周期，写入结束是1/2时钟周期。些介绍和完成的读/写部分在图5和6中示出.DDR SDRAM的主要问题之一是当设备扩展时，实际窗口变大。
同制造商之间的输出数据甚至来自同一制造商的产品缺乏一致性。DDR SDRAM输出有效窗口与时钟访问时间（tAC）和数据保持时间（tOH）密切相关，因制造商而异。DDR SDRAM选择数据选通实用程序（DQS）锁定从存储器控制器读取的数据。入数据跨越数据选通的两个边缘被选通到设备中。DDR SDRAM写入的数据延迟是tDQSS。于写操作，地址信息由输入时钟触发，输入数据由数据选通触发。要求在写入存储器单元之前将数据与器件中的输入时钟重新同步。DDR SDRAM每端的输入数据时序的设置时间等于保持时间，因此输入时钟位于输入数据的有效窗口的中心。论该设计已使用Altera的20K400E-1X进行验证，该器件使用912个逻辑组件。
部工作频率达到100 MHz，枢轴脚工作在200 MHz。设计可用作不同系统中的IP核，加速开发。IP地址已经单独成功验证，并已成功集成到LCD TV控制芯片中，该芯片已成功模拟FPGA。
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