随着高速图像处理的发展，VGA控制器的IP核已经成为SoC芯片的重要组成部分。是一个Verilog HDL设计，使用FPGA芯片实现VGA控制器。Schema采用FPGA设计的VGA接口直接将数据发送到显示器上，加快数据处理速度，提高系统兼容性，并且比控制器具有更少的资源和时钟时间类似。
FPGA（场阵门可编程）;心IP VGA控制器; Verilog HDL语言中图分类号：TN402文献标识码：A文章编号：1009-3044（2007）12-21691-02 FPGA实现VGA控制器IP CAI Ken1，梁晓莹（农业大学， 1.Zhongkai技术，广州510225; 2。国职业技术学院女性广东省，广州511450，中国）摘要：作为处理高速图像的发展，VGA控制器IP已经成为一个重要的元素用途FPGA设计了一个VGA接口，能够直接将数据发送到屏幕进行显示，从而加快了数据处理的速度，改善了系统。其他类似控制器相比，兼容性具有减少资源使用和时钟时间的优势。键词：现场可编程门阵列（FPGA），IP VGA控制器，Verilog HDL计算机开发简介，IC和应用以及越来越高的图形显示要求，不仅需要大视角，快速响应，无图像失真，还需要低调的显示系统。耗方面，系统具有快速且需要访问图像的能力。为标准显示接口，VGA（视频图形阵列）由于其广泛的输出信息和各种输出格式，已成为大多数设计的通用输出设备。时，各种大规模集成电路的出现也是处理大量数字信息的有效手段。中，现场可编程逻辑阵列（FPGA）是最具代表性的阵列之一。场可编程门阵列（FPGA）是基于PAL和GAL等逻辑设备开发的可编程逻辑器件。PAL，GAL等相比，FPGA相对较大，可以取代几十个甚至几千个通用IC芯片。是一款具有竞争力的产品，可灵活运行，快速开发，低投资风险，多编程擦除和系统编程，优化硬件电路设计。设计采用由ALTERA产生作为视频控制电路的主要部分的EP1C6Q240C8芯片，并且使用富集逻辑由几个芯片离散逻辑执行的功能集成在芯片，从而简化了印刷电路板设计，使上系统成本大大降低，故障概率降低，使整个系统更加紧凑和方便。时，设计人员可以根据不同的图像处理需求更改FPGA内部逻辑功能的时序设置，使设计更加灵活和通用。准VGA显示原理概述由于PC不断更新，显示控制卡（例如显示卡）的标准也在不断发展。自MDA（单色显示适配器），CGA（彩色图形显示适配器），EGA（增强图形适配器），VGA（视频图形矩阵适配器）原装。VGA是IBM于1987年推出的第三代PC显示标准。架构包括显示存储器，图形控制器，CRT控制器，属性控制器，定序器和数模转换器。频输出（DAC）由大量部件组成。
VGA修改由先前的显示卡中使用的数字视频信号的输出并使用该视频信号输出analogique.Le d / VGA卡的A转换器将数字信号转换成模拟信号来控制R的三原色G和B.像素的颜色变化很大。美，更适合人们的视觉体验。束接口（套接字）。主线包括五种常用的模拟信号：R，G，B，三原色信号，线同步信号HS，VS场同步信号，其电压范围为0至0.7。具体的引脚定义如表1所示（I对应输入信号）。
15引脚显示板如图1所示。1 VGA显示器接口引脚定义常见的彩色显示器通常由阴极射线管（CRT）组成。色由G，R，B决定（绿色：绿色，红色：红色，蓝色：蓝色）。）3原色组合物。RGB颜色模式是颜色的行业标准，通过修改三个红色（R），绿色（G）和蓝色（B）通道并覆盖它们而获得。同颜色强度需要不同的电压。2显示了8种颜色和64种颜色的D / A转换电路。2转换电路N / A（A）8种颜色（B）的设计与实现FPGA的64种颜色介绍气旋FPGA Altera公司的Cyclone™FPGA是最便宜和最经济的市场。Cyclone器件具有一系列功能，针对大批量，价格敏感的应用进行了优化，包括消费类，工业，汽车，计算机和通信应用。Cyclone器件基于成本优化的1.5V铜SRAM工艺，容量范围为2，910至2，060个逻辑单元，集成RAM高达294，912位。风FPGA支持各种非对称I / O标准如LVTTL，LVCMOS，SSTL，和PCI-2/3，通过LVDS标准，以129个差分管理信道的I / O提供高达和RSDS，每个LVDS通道高达640 Mbps。Cyclone器件具有用于双数据速率（DDR）SDRAM和FCRAM接口的专用电路。Cyclone FPGA中有两个锁相环（PLL），提供六个分级和输出时钟结构，以及一个复杂的时钟管理电路。
界最高效的架构特性相结合，使FPGA系列成为ASIC最灵活，最经济的替代方案。
设计利用Altera公司的EP1C6Q240C8芯片实现所有VGA控制器功能和外设逻辑同步。
VGA控制器IP核同步实现设计VGA IP控制器的主要任务是同步驱动，即信号同步驱动（红色，蓝色，绿色，HS，VS），VGA显示器必须严格尊重“VGA扇区”。“标准”模式，640×480×60Hz，是完成项目的关键，同步略有偏差，显示不正常甚至彩屏的损坏。设计主要提供以下接口：RBG数字信号输入，恒温阀芯HSYNC线路同步信号，VSYNC场同步信号等。
般显示设备定期保持全屏图像，从左到右（由HSYNC水平同步信号控制）和从上到下（由VSYNC垂直同步信号控制）。体来说，从屏幕的左上角开始，向右扫一个点，形成一条水平线，到达最右端后，返回下一条水平线的左端，重复上面的过程并完成右下角的扫描以形成下一个图像，返回到左上角的起点并继续下一个图像。外，为了避免扫描过程中像素的损失，可以根据需要调整前后肩和线场抑制信号，并且将特定的时间同步定时要求呈现给图。3线路字段的同步扫描时间图根据上面提到的时间参数并考虑到目标卡的时钟频率，我们使用计数点和线的方法进行同步控制HS和VS信号的同步如图3所示。计可以是，当像素或行的数量达到相应状态时，HS和VS的值被改变。统所需的像素时钟可以用锁相环实现。时驱动器模块VGA的Verilog HDL控制器被描述如下，其中RST_N是有源低系统vga_clk的复位信号的像素时钟，R_IN，G_IN B_IN并且是图像数据，HSYNC是行同步信号，vsync是帧同步信号，R，G和B是输出像素信号，其他是控制信号。VGA_timing模块（rst_n，vga_clk，R_in，G_in，B_in，//输入信号hsync，vsync，sync，R，V，B）; //根据图3的输出信号设计下一个同步发生器，其中pix_count是行的像素通过计数，line_count计算行数。Always @（posedge vga_clk，negedge rst_n）beginif（！Rst_n）// reset pix_count <= 10'b0;否则if（pix_count == 10'd799）//像素行pix_count <= 10'b0; elsepix_count <= pix_count 1'b1; //该行的象素的数目总是@（posedge vga_clk，negedge RST_N）beginif //重置线数<= 10'b0（RST_N！）;否则，if（行数== 10'527）//行周期line_count <= 10'b0;否则if（pix_count == 10'd799）//行数，行数<=行数 1'b1;实现该功能的程序的下一部分是生成相应的行同步信号和帧同步信号。是@（posedge vga_clk，negedge rst_n）beginif（！Rst_n）hsync = 10’d656 pix_count <10'd752）// hsync line sync <= 1'b0; elsehsync <= 1'b1; endalways @（posedge vga_clk，negedge rst_n）beginif（！Rst_n）vsync = 10’499 line_count <10'd501）// vsync field sync <= 11'b0; elsevsync <= 1'b1;结束语本文使用FPGA设计VGA控制器的IP核，使用Verilog HDL语言生成线扫描同步。种方法简单易读，易于修改。需更改代码中的某些同步设置即可。可以应用于其他显示设备，如TFT-LCD，因此具有一定的可扩展性和多功能性。此同时，基于SOC技术，该技术减少了显著的电路板的尺寸，IP核心提高可靠性和系统的灵活性，降低开发成本，并提供用于设计更好的解决方案一个完整的软件和硬件系统。
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