基于VIM集成存储器控制器的详细讨论和集成的存储器控制VIM-1 VIM架构（向量在存储器中）增加矢量分量在基于存储器处理（PIM）提供一个现实的解决方案解决存储性能问题。器件的模块结构，以及DRAM存储器模块的初始化，刷新，读取和写入访问程序，最终提供了VIM-1集成存储器控制器的功能仿真和结果。FPGA综合。VIM;存储控制器;国家转换; DRAM编号CLC：TP333.1文档识别码：B文章编号：1004-373X（2008）04-049-04引言随着VLSI技术的快速发展，微处理器掌握了频率增加和性能正在快速增长：当内存集成度不断提高且访问延迟减少时，CPU性能每年增加50％至60％，内存性能每年都在提高。DRAM内存的低带宽范围和高延迟使高性能处理器无法充分利用其性能。理器和内存之间的差距正在成为限制整个系统性能的瓶颈。多微体系结构研究人员使用杂乱执行，多线程，预提取，分支预测，推理执行和其他技术等技术，或者多级高速缓存的分级存储，以补偿微处理器和存储器的性能之间的差异。技术存在许多问题：复杂性，占用面积大，资源利用率低，成本高，存储带宽耗尽，无法真正解决瓶颈问题。使随着DDR内存，Rambus内存等新内存产品的出现，虽然内存频率增加到一定程度，但处理器与内存之间的性能差距仍然存在扩大。们怎样才能真正消除内存性能的瓶颈？ PIM技术（内存处理），即处理器和存储器紧密集成在一个芯片上，先进的半导体制造工艺允许CMOS逻辑单元成为嵌入在硅芯片上的SRAM或DRAM中。可以允许超过芯片之间的引脚限制，充分利用存储器的隐藏带宽并减少访问延迟（在芯片访问时芯片之间的访问时间的转换） 。于PIM技术，使用矢量组件作为协处理器的Vector In Memory（VIM）架构可以充分利用PIM的高带宽，低延迟和低功耗，同时开发并行性。据，以提高存储系统的性能。种有效的瓶颈方式。文档开发了集成内存控制器的设计和实现，集成内存控制器是影响VIM架构中存储系统性能的关键组件。构VIM VIM是data.The部分处理器微架构的向量架构取向的连续处理是一个标量心脏和协处理器vectoriel.Le集成存储器控制器和存储器构成的存储集成DRAM。统，处理器部分和存储系统通过横向高速存储条互连。VIM架构最重要的特性是矢量处理器和内置存储器的组合。于VIM系统的体系结构的典型帧结构在图1中的标量VIM RISC核心是一个标量核处理核心RISC 32位可合成具有设定SPARC V8兼容的指令高度集成的图示;标量内核包括整数组件，浮点组件，用户模式支持和超级用户状态（管道状态）2操作模式;主要功能是执行标量指令（SPARC指令集），处理异常并中断它，将向量指令发送到向量组件，以执行标量内核和标量内核之间的数据传输。量组件并与主机通信以完成指令和翻译。作代码。量组件向量组件用作标量核心的协处理器，执行扩展向量指令并与标量组件并行运行。由向量指令队列，向量控制器，基本向量寄存器文件和通道向量组成。VIQ向量指令队列是异步FIFO队列。量内核通过部分解码写入在VIQ上识别的矢量指令，并且矢量检索单元从解码部分顺序地提取指令以进行重新解码。量控制器确保矢量指令的正确执行，并完成矢量流水线的控制。量寄存器文件由向量寄存器文件，标量寄存器文件，控制寄存器文件和指示器寄存器文件组成，由32个32位寄存器组成。Vector Lane由并行矢量流水线组成，包括LSU，ALU，FPU和其他全流量组件。以将每个通道视为完成特定宽度数据处理的数据路径，并且可以并行运行多个通道。成存储系统和集成I / O存储系统包括存储互连交叉开关，集成内存控制器和内存。片上计算机组件检索存储器时，存储互连交叉开关用于地址转换和存储器访问指令。取数据的路由和返回，将标量存储器访问单元，向量存储器访问单元和集成存储器互连，具有多址，高带宽的特性和低延迟。成存储器控制器接收从交叉开关传输的存储器访问指令，以实现对DRAM中数据的访问。储器是由四个独立的存储体组成的多体交叉存储器，每个存储体具有其自己的独立访问控制接口，分成四个子体。体存储器允许同时执行映射到不同存储体的存储器访问指令。外，并行使用几个向量元素。个存储体对应于相应的存储器控制器，并且可以相对于集中存储器命令访问。延迟和低功耗。I / O接口用于在多个VIM节点之间互连和连接某些I / O设备。成的存储器控制器实现诸如初始化，激活，行选择，列选择，自动加载，定时器更新，读取延迟，写入检索等功能等等DRAM存储体，支持四种突发读/写模式和两种线延迟。间选择，严格的时间安排。面将详细描述集成存储器控制器的设计方案，设计思想和实现。计和实现内置存储器控制器内置存储器控制器模块结构存储器控制器是系统总线和动态随机存取存储器（DRAM）之间的控制接口。VIM存储系统中，集成内存控制器用于传输存储交叉开关。/写控制命令被转换成DRAM控制信号以执行DRAM读/写和刷新控制，存储交叉开关传输的地址被分解为存储体地址，行地址和列地址，并在给定时间发送到DRAM地址。线，控制数据总线和DRAM数据线的数据输入和输出。
现了集成存储器控制器VIM-1。
块的结构如图2所示。储器控制器由主控制模块，信号发生模块，刷新模块和数据路径组成。控制模块主控制模块实现各种DRAM功能的控制，包括初始化状态机子模块，控制状态机子模块和计数器子模块。始化状态机的子模块在同步子模块的同步控制下产生DRAM初始化过程中所需的各种状态，通过转换控制DRAM模块的初始化。态并同时将其状态信号iState发送到控制状态机的子模块并产生信号。块，定时器子模块和数据路径。制状态机的子模块在DRAM的读/写周期期间产生所需的各种状态，并且在定时器子模块的定时控制下的刷新周期控制读和写操作。入和刷新DRAM模块的操作，并将其状态信号估计发送到数据路径模块，定时器子模块和信号发生模块。时器子模块根据DRAM同步标准控制DRAM的内部操作，并且主要通过控制初始化状态机中的状态转换定时来控制DRAM操作的内部定时。控制状态机。新模块为DRAM模块生成刷新请求操作：通过内部计数器控制，每个指定周期（特定时钟周期数）向控制状态机发送刷新请求取决于DRAM模块的参数），直到控制状态机响应刷新请求。复信号生成模块将初始化状态机发送的iState状态和控制状态发送的eState状态转换为与DRAM对应的内部控制信号，主要包括sdr CKE（信号）时钟激活），sdr CSn（片选信号），Sdr RASn（行选择信号），sdr CASn（列选择信号），sdr WEn（读写信号） 。时，在指定时间，在地址总线上发送的地址信号被转换成DRAM中相应的存储体地址和行和列地址。据路径数据路径模块的主要功能是根据数据总线的信号，在定时器子模块的定时器命令下，在数据总线上将数据写入相应状态的DRAM库中。制状态并输出DRAM数据线sdr DQ上的数据。系统总线上，输出数据时，sys D有效数据验证信号设置为1。
DRAM初始化通常在DRAM中工作，并且必须在访问存储器之前初始化DRAM。控制模块中的初始化状态机的子模块在DRAM上实现初始化操作。图3所示，图3是初始化状态机的状态转换图，初始化过程如下：当系统复位时，DRAM为空，机器初始化状态处于i NOP状态，系统复位完成，执行DRAM的初始化序列。负载，2个茶点和有人工作模式下的操作，最终进入就绪状态，初始化序列完成。始化状态机中的加载模式的状态以启动DRAM内部加载模式命令，将地址总线上的数据加载到DRAM模式寄存器中并配置DRAM模式所需的操作模式。户。式寄存器的内容定义了突发的长度和类型，以及CAS延迟。要DRAM模块处于非操作状态，模式寄存器就可以加载不同的值并改变DRAM的操作模式。外，由于DRAM的延迟根据DRAM的实际速度水平而不同，因此在延迟状态下等待的时钟周期数与时钟周期Tcx有关，当时Tcx时钟周期大于延迟时间（这里延迟时间表示：充电周期，刷新周期和充电时间），实际上无需等待。初始化过程期间，从充电，刷新和受控操作模式到最后就绪状态的转换是由图3的虚线指示的转换过程。写周期图4显示了VIM-1集成内存控制器控制状态机的状态转换图，它控制读，写访问和刷新操作动态随机存取存储器通过状态转换。系统复位时，DRAM为空，状态机处于空闲状态。始化DRAM后，状态机检测到总线地址使能信号。sys_ADSn（表示总线请求的低电平有效）和sys_REF_REQ刷新请求信号（如果有）。更新请求，命令状态机模块指示DRAM进入刷新周期，否则，如果sys_ADSn总线地址使能信号有效且状态机命令进入活动状态，DRAM进入读写周期。制状态机无条件地从激活状态变为有效延迟状态，并在有效延迟状态下检测系统控制总线上的读/写控制信号。果信号高（指示读访问），状态机被转移到读操作状态。后，在DRAM上读取数据，否则状态机进入写入操作的状态并执行写访问。历DRAM的完整读取访问周期的状态转换过程是CAS操作 – 激活 – 激活 – 激活 – 激活 – 延迟数据输出，并最终返回到空闲状态。DRAM的完整写访问周期需要基于激活，激活和激活的恢复和不活动状态的转换过程。实现的VIM-1集成存储器控制器中，恒温阀芯DRAM地址位A [10]被设置为高电平和自动加载模式，因此DRAM的加载被隐藏在DRAM读/写命令操作。换状态机的过程中涉及的等待时间等待时间由DRAM模块的速度和延迟参数确定。线c_ACTIVE到c_WRITE或c_READ表示如果激活时间小于1个时钟周期中，DRAM直接转到从活动状态到读取的操作状态/写和延迟实际上隐藏在状态转换的时钟周期中。新周期DRAM必须执行刷新。新周期描述如下：（1）每当刷新请求周期流动时，刷新模块就向控制模块发送刷新请求信号sys_REF_REQ; （2）存储器控制器控制模块发送响应信号sys_REF_ACK确认请求信号; （3）响应信号在整个刷新阶段有效，sys_REF_REQ信号必须由sys_REF_ACK确认，否则保持高电平; （4）在sys_REF_ACK的有效期内，在刷新周期之前不允许读写访问。新操作完成后，刷新期间忽略所有系统接口命令。（5）控制状态机接收到更新请求后，通过更新状态c_AR -c_tRFC更新等待状态。ccID非活动状态转换过程完成DRAM刷新检查。等待接收系统检索指令以完成下一组读/写周期。时控制定时控制是存储器控制器实现的关键要素：在VIM-1集成存储器控制器中，定时器子模块用于实现机器的定时控制。memory命令中的状态。时器子模块包括：时钟周期ClkCNT锁存器和一个定时器复位信号Reset_ClkCNT，特定定时控制描述如下：（1）ClkCNT密钥由一个时钟周期递增，并且ClkCNT的值加1。要未定义reset_ClkCNT复位信号，ClkCNT就会复位为0; （2）当状态机进入需要定时操作的状态时，Reset_ClkCNT复位信号设置为1，ClkCNT复位为0; （3）当复位信号Reset_CIkC_NT设置为0时，状态机进入延迟保持状态，定时器从0开始计数，ClkCNT根据时钟周期递增1 ;输入下一个状态的同步控件。能仿真和综合验证存储器控制器功能仿真VIM-1内置存储器的功能仿真在modelsim 5.7中进行。写访问功能的仿真结果如下。5是存储器控制器的写周期同步的波形图。序波形图反映了存储器控制器将数据00000009H（H代表十六进制）写入DRAM中的数据总线的过程。5显示当状态机处于状态0110且数据值为00000009H时，存储器控制器向输出数据线sdr_odq发送240 ns。旦写入数据，状态机进入回写状态。0111（260 ns），在两个周期后，返回空闲状态0000至280 ns，写周期完成。6是存储器控制器的读周期的同步的时序图。写周期时序波形图一样，该图正确反映了在控制总线上检测到读命令后控制状态机的状态转换过程，状态转换之间的延迟时段，对应于每个状态的DRAM控制信号，以及系统地址。及数据总线上的值，DRAM地址线和数据线上的值。一系列状态转换期间，当状态机将转换分配给数据1010的输出状态（350ns）时，存储器控制器读取先前存储在DRAM存储器单元中的00000009H数据。将它们传输到sys_odata系统数据总线。查FPGA检查使用Altera Stratix FPGA系列的EP1S80服务器将VIM-1内置存储器控制器集成到Quartus II环境中。论采用PIM集成矢量处理逻辑的VIM系统结构可以充分发挥PIM的特点：高带宽，低延迟，低功耗，可以有效解决瓶颈问题。储性能。
VIM集成内存控制器是VIM系统的内存访问控制组件，是系统性能的关键。文档中实现的VIM-1集成内存控制器支持多种播放模式。写入并具有严格的时序控制。个存储控制器对应于VIM的单独存储模块和交叉条存储接口，因此访问存储器的多个组件可以同时访问多个存储体，从而提供附加值。
究和应用。
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