关于SDRAM存储器的繁琐操作，基于对SDRAM存储器的搜索和全页突发操作，提出了一种简单的SDRAM控制器设计方法。设计方法充分利用了高效全页访问的优点，便于SDRAM配置和突发页面读取操作。在执行SDRAM的快速批量存储方面具有很好的应用价值。
SDRAM;全页突发操作;国家机器; FPGA中图分类号：TP274文献标识码：B文章编号：1004373X（2008）控制器SDRAMLINLIN枳，邪魅中国的（电子工程学院）科技1601803approche优雅的设计，成都，610054，中国）摘要：本文提出了一种优雅的方式对SDRAM控制器SDRAM.Selon深入的研究和整页的功能爆裂的设计，这种新技术解决了问题复杂化操作，以用于充分利用的SDRAM高页面突发操作在高效访问中的优势，以及对SDRAM配置和整页突发访问的简化操作。列SDRAM访问。键词：SDRAM;全页突发操作;有限状态机;基于FPGA的系统中的FPGA，因为FPGA本身的内部RAM空间有限，而且外部通常需要更大。速存储器的数量是一起使用的。各种随机存储设备中，SDRAM是一种理想的选择，因为它具有低成本，高密度和读写数据的速度。而，由于的SDRAM和时间限制的控制逻辑的复杂性，它的使用是很麻烦的，需要设计一个简单的和用户友好的软件内核由SDRAM的操作的开发商便于控制。此，本文提出了一种基于FPGA的SDRAM控制器的设计方法，它可以读取和写入的突发一整页上，使快速访问操作SDRAM得心应手。SDRAM SDRAM简介功能SDRAM单元引脚分为三类：控制信号，地址和数据。
常，SDRAM包含2到4个BANK，并且每个BANK的存储器单元由行和列寻址。其他存储器件相比，SDRAM具有以下工作特性：（1）SDRAM模式寄存器应配置为确定SDRAM的工作模式，它指定了突发长度，模式为突发传输，CAS延迟时间和工作模式。（2）SDRAM地址线复用，它由一个行地址和一个列地址组成，形成一个完整的访问地址; （3）需要刷新周期以避免数据丢失; （4）由专用控制引脚提供SDRAM的特定控制命令。钟上升沿的CS，RAS，CAS和WR的状态决定了具体的操作动作。页突发操作必须充分利用SDRAM性能并提高SDRAM的读写速度。执行大量数据存储和读取时，整页突发操作是一个不错的选择。谓的突发动作是指从存储器中的连续地址读取和写入有限数据。SDRAM器件的频率周期中，可以读取和写入相同的数据。据量大于时钟数。操作期间激活BANK后可以访问存储器。储器中的读/写命令锁定列的地址，写操作可以在一个周期内完成，读操作的数据在循环延迟CL后在总线上输出（延迟CAS）。机读取单个数据项所需的周期数至少为1 CL。果，随机读取操作可以显着降低系统的效率。然单个语句指令输出的突发数据输出必须始终延迟CL周期，但由于突发，它可以达到连续的整页存储空间。于列宽为9的SDRAM存储器，整个页面输出的总循环数为512 CL。个数据（512 CL）/512.1所需的平均周期几乎可以忽略不计地降低系统效率。页访问需要大缓存和复杂的控制逻辑来维持随机访问的高通过率，在设计过程中具有严格的同步要求。SDRAM控制器的通用系统框图和状态转换图系统模块和外部FPGA主控制器和SDRAM器件接口图如图1所示，控制器的左右端接口信号分别对应主控制器FPGA和SDRAM器件。接到引脚的信号，右端的信号是来自SDRAM器件的公共信号，此处不再给出冗余描述。制器左端的接口信号是连接到主FPGA控制器的系统控制接口信号，其中CS是模块使能信号，CLK是系统时钟信号， RESETN是复位信号，READN是读信号，WRITEN是写信号，CONFIGN。了配置信号，ACK是系统反馈信号，ADDR是系统提供的SDRAM地址总线信号，LENGTH是读写突发数据的长度; DATAIN是系统用来写入SDRAM的数据总线信号;系统使用DATAOUT进行读取。送SDRAM的数据信号; DM是数据屏蔽信号。FPGA平台上设计的SDRAM控制器主要由三个模块组成：系统控制模块，刷新模块和数据路径模块。
（1）系统控制模块检测FPGA主控制器产生的控制信号，仲裁配置请求，刷新请求和读写请求，并生成配置响应，刷新响应和读/写响应，从而生成不同的控件和接口控制接口存储器。问地址等以在SDRAM设备上执行相应的操作; （2）刷新控制模块生成周期性刷新命令请求。
据所使用的SDRAM设备参数，根据各种SDRAM过程的不同值来定义模块计数器的值。REFREQ当当系统控制模块接收所述响应信号，并执行刷新操作的米减小到0，产生的刷新请求信号，通过接收返回ACK信号，以开始计数器重新启动计数;数据路径模块在所需时间控制数据的有效输入和输出。模块提供FPGA主控制器和SDRAM器件之间的数据通路。使能突发状态时，数据通过DATAIN总线进入模块，当读取突发操作的状态时，数据由DATAOUT总线传输。态转换图SDRAM控制器设计状态机更复杂。
态机简化为五种主要状态，如图2所示：非活动状态，配置状态，自动刷新状态，突发操作状态和突发。下操作的状态。统上电后，进入空闲模式。
常，恒温阀芯当专门使用SDRAM时，首先执行初始配置，即写模式寄存器，以确定CAS延迟，突发传输模式的操作模式，阵风的长度等SDRAM的。系统检测到CONFIGN信号为低时，它通过configuration.Une的状态配置后，后期信息CfgEnd配置返回在信号ACK.Après的形式接收ACK信号，FPGA的主控制器提取CONFIGN信号以停止SDRAM的配置。统突发读写操作时序设计系统对于SDRAM的突发读写操作，首先接近突发操作当系统控制模块检测到读命令rCmd，它检测到信号READN弱。统状态开始进入突发状态，首先发送BANK（ACTIVE）命令并锁定相应的BANK地址和线路地址。待大于tRCD的时钟（CAS的RAS延迟值）后，发出读命令。tCL时钟周期（CAS延迟值）之后，读数据按顺序出现在数据总线上。读取结束时，等待tRP时钟周期并向SDRAM发送PRECHARGE命令以关闭激活的页面。统突发操作的状态转换图如图3所示。发写入稍微简单一些：当系统控制模块检测到wCmd写命令时，也就是说，当WRITEN信号被检测为弱时，系统状态开始进入突发写入状态，首先发送BANK激活命令并同时驱动写地址。公交车上。等待超过三个时钟周期tRCD之后，当在数据总线DQ上发送第一写数据时，发出写命令。入后，等待tRP时钟周期并向SDRAM发送预加载命令以关闭激活的页面。统的突发操作的状态转换图如图4所示。整页突发读/写模式中，突发读/写操作通常通过预充电终止，并且数据路径模块的数据输入/输出可以由系统的控制模块产生的激活信号OE控制。时，在设计状态转换期间必须仔细考虑控制信号，数据总线和地址总线等同步问题。
用的Verilog HDL语言来实现该代码的设计方法的实施和应用，通过模拟的ModelSim功能上和从Altera公司的Cyclone EP1C6Q240C8施加到气旋FPGA和HINIX的存储器芯片SDRAM HY57V561620C，运行在硬件电路上，能够使用SDRAM作为FPGA的扩展存储空间。Quartus II环境中的综合合成仅占用241个逻辑单元。论硬件开发语言由于其灵活性和可移植性，显着降低了IC设计的风险并缩短了开发周期。VerilogHDL因其简单，直观和高效而成为数字系统设计人员的首选语言。
文件中所介绍的SDRAM控制器的基本思想是简化SDRAM的繁琐操作，并执行所述读取操作和快速写入SDRAM，极大地方便了使用SDRAM器件。考文献[1] Altera Inc. SDR SDR控制器所有论文[Z]。Altera公司的，2003。2]迈克尔·D·西蒂Verilog HDL语言先进的数字化设计[先生]章雅针，李伟，跨北京，她版，2005。
3]沙延平，曾Lieguang，VHDL设计SDRAM接口[J]，计算机应用，2000（6）：2324。4]郭芳，熊宇.DDR SDRAM中的一种高速数据采集系统。用。代电子技术，2007，30（24）：4748，54，简要介绍了作者枳林，1983年出生的，莆田，来自电子科技大学的研究生。究方向是FPGA和DSP的开发和应用。Jie Mei女，1955年出生于四川成都，是电子科技大学的博士生导师。究方向是图像处理。
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