缓存缓存已经成为微处理器的重要组成部分，它的使用可以有效地解决处理器和主存储器之间速度匹配的问题。32位S698M微处理器缓存为例，本文分析了Cache的关键架构和技术，并在S698M中公开了对缓存内存的基本访问过程。芯片在新加坡特许半导体的0.18微米CMOS工艺中成功实施。佛建筑;直接形象;直接写作;缓存一致性;指令缓存;数据缓存设计和生产高速缓存控制器在处理器的SoC S698MHUANG琳，陈迪HU1，梁保YU2，蒋晓华2，闫军2（1.École物理工程，孙中山大学，广州，510275，中国箭头软件工程有限公司，珠海519080）摘要：缓存是现代微处理器的重要组成部分。有效地解决了处理器和主处理器之间的速度匹配问题。文档分析了高速缓冲存储器的体系结构和关键技术，描述了基于名为“S698M”的32位RISC微处理器芯片对该存储器的基本处理。款SoC处理器是否已使用Chartered 0.18技术成功制造？ MCMOS。键词：哈佛建筑;直接映射;写作;相干缓存; I-cache中; D-cache简介随着微电子制造工艺技术的不断完善和微处理器架构的改进，几种技术的发展使得处理器速度更快。了提高系统的整体性能，随着处理器速度的提高，系统的访问速度必须与处理器的访问速度相匹配。而，主内存DRAM的速度远远不能满足处理器速度的要求：据统计，每年50％的CPU和DRAM的增加之间的性能差异，因此很长一段时间内存访问是整体系统性能的瓶颈。藏设计的想法似乎解决了快速处理器和低速主存储器之间的速度差异之间的矛盾。
文以S698M微处理器缓存控制器为例，介绍了缓存的基本原理和工作流程，以及S698M微处理器中缓存的设计和实现。速缓存概述高速缓存位于CPU和主存储器之间，通常由静态（SRAM）存储器，小尺寸和快速访问速度组成。本原则是保存CPU通常可以访问的一些主存储器数据。CPU读取数据时，它首先检查缓存是否包含数据，称为“命中”并直接从缓存中读取数据。果这不是，被称为“丢失”的情况下，CPU通过数据总线发现在主存储器到CPU中的数据，并将其传输，然后在其中数据是在高速缓存中的块传输。种设计方法基于存储器访问的局部性理论。
句话说，处理器对内存的访问不是随机的，但存在时间和空间限制。“在任何时候，程序都倾向于访问一个小的地址空间，访问CPU或数据操作的指令，并且在时间和空间上它通常集中在一定范围内。于CPU重复访问的数据通常放在相邻的存储单元中，因此可以重复读取和写入的数据可以预先写入高速缓存中。处理器在一定的时间周期中读取数据，这样可避免在低速主存储器和直接从高速缓存，这可以有效地减少CPU的等待时间打电话，提高了速度处理器访问。以看出，缓存可以显着提高处理器的整体性能：精心设计的高性能缓存对于处理器设计至关重要。S698M微处理器是第三32位SOC芯片生成所述S698系列Oubit（珠海）软件工程有限公司独立开发的，特别是适用于恶劣环境开发的。S698M符合SPARC V8标准，时钟频率高达166 MHz，核心电压为1.8 V，I / O接口电压为3.3 V.支持：RTEMS，uClinux的欧比特EOS Vxworks下，新加坡特许半导体（Chartered）CMOS 0.18微米工艺已研制成功，是QFP封装格式160.在S698M的详细信息，请参阅参考文献[1]。
理器的内部缓存采用哈佛结构，并支持4K字节的指令高速缓冲存储器（I-高速缓存）和4K字节的数据高速缓存的（d-Cache中），它们分别连接到独立的高速缓冲存储器控制器，并考虑到加载直写。）写出策略。要的Cache设计技术在设计要求和应用方面有所不同，并且各种设计技术对高速缓存访问速率具有显着影响。设计缓存时，主要为该技术选择以下方面。3.1缓存结构的选择从结构分析来看，它主要分为两种结构：一种是普林斯顿结构，也称为统一缓存，它将数据和指令放在缓存中。一高速缓存可以自动协调指令缓存和数据缓存空间的分配，另一个是哈佛结构，恒温阀芯也被称为隐蔽不显眼，这使指令和数据分成两个独立的缓存。散高速缓存的主要优点是它解决了指令单元和线程之间的访问冲突，因此可以同时执行对指令和数据的访问。S698M采用哈佛架构的离散缓存，其中指令缓存只能检索指令并向指令流水线提供指令，不能用于写操作。据高速缓存用于访问数据并为整数和浮点运算提供数据，可以读取和写入。此能够同时访问指令高速缓冲存储器和高速缓存的高速缓存data.This结构允许同时获取和访问数据，例如，完成的加载指令/存储，否则在完成在一个循环中减去机器的两个循环。
提高了处理器的性能。3.2选择高速缓存容量容量Cache和S698M数据高速缓冲存储器是4K，也可以设置缓存本身的大小从1到64 KB。果由CPU执行的指令不很多，缓存容量不是那么大。令和低频数据放在主存储器中。存速度太大而且速度较慢，因为门已被解决。多。外，缓存容量还取决于芯片面积的功耗，SRAM的大小和价格。
然，缓存一定不能太小，缓存中加载的数据没有被使用，它们已经被替换，成功率太低而无法发挥缓存的作用。此，高速缓存容量的大小取决于处理器读取的数据量和访问常用数据的频率。究表明，容量为1到512 KB的缓存相对有效。择高速缓存存储器映像模式通常，主存储器的容量远大于高速缓存的容量，高速缓存被分成相同大小的块和以块为单位交换的数据。主存储器块被传送到高速缓存时，高速缓存的确切位置可以确保准确和快速的搜索，这是存储图像要解决的问题。存主要使用三种类型的存储图像：完全关联图像，组关联图像和直接图像。
S698M设计中，指令高速缓存和数据高速缓存都处于实时图像模式。直接映像中，主内存的每个块在缓存中只有一个对应的位置，只需比较一次地址就可以找到缓存中主内存块的位置，这很方便，所以速度非常快。件实现很简单。体实现是用相同的缓存大小对主内存进行分区，可以分为220（S698M TAG的最大数量为20）。存储器的每个区域被分成几个块。4千字节缓存也分为几个块（也称为缓存线）。们选择16字节的行大小和总共256个缓存行。于主存储器的第i个块中，图像被映射到高速缓存中，其具有以下对应的第j行：J = MOD（M），其中i是在主存储器的块地址，j为缓存行地址，M是缓存。数。如，主存储器的第0块中，2ath块，第一块2A …可以在高速缓存的第0行被映射：从主存储器，2α 1个块中，1块块2a 1 1 …只能映射到缓存的第一行，依此类推。
1显示了直接映像模式下缓存的结构。3.4选择缓存替换算法当CPU发出读命令时，它会根据生成的主存储器的地址搜索缓存。果成功，则所需数据已在缓存中，直接访问缓存，并从相应的缓存行读取信息。线：如果这不成功，即所需数据未加载到缓存中，则CPU必须从主存中读取信息。时，高速缓存从主存储器中复制块，其中地址在高速缓存中，如果存储块位置被另一块存储器占用，则必须删除旧的存储块。用的替代方法可以最大化访问高速缓存访问速率并且由替换算法确定。见的替换算法是随机的，FIFO，最近使用的（LRU）等等。
于S698M采用直接映射模式，当缓存块出现故障时，主存储器中的块只能映射到缓存的相应固定块。用随机替换算法。着关联度的增加，缓存替换算法对缓存性能有显着影响：它必须与成功率，工作频率和硬件成本相结合。择更好的替代算法。1直接映像缓存结构3.5选择缓存写入策略如果CPU写入某个缓存单元，如何更改缓存并保持主内存中相应的一致性？通过）编写策略。这种方式，当指令或数据被同时写入高速缓存时，也写入并存储相应的存储块。
方法简单可靠，确保主存不会遭受任何数据丢失。S698M中的缓存工作流程下面介绍在S698M中访问缓存的基本过程。上所述，S698M指令和数据高速缓存的大小分别设置为4 KB。用直接映像模式。上所述，基本存储单元cache是Cache行。S698M缓存中，每个缓存行的大小为16个字节。就是说，每行包括8个连续指令或数据字。
共有256个缓存行。存储器分为220个区域，每个区域等于缓存的大小，每个区域分为256个区块。统初始化或重置时，所有缓存行都为空。指令或数据从主存储器加载到高速缓存中时，该行包含高速缓存的指令或数据，称为高速缓存行。）。效的高速缓存行包含来自主存储器的若干连续指令或数据字。S698M指令和数据高速缓存由标记标志单元和数据单元组成，它们分别由两组RAM实现。个缓存标记行的格式如图2所示。2缓存行标记格式：标记[31:12]：地址标记。据标记地址指示符，主存储器中的哪个块可能只匹配缓存中行的位置。定：缓存行锁定位。该位被使能时，CPU经常访问的高速缓存行可能被锁定，并且不会被其他高速缓存行替换，这提高了CPU获取速率。效[3：0]：有效位。示相应数据RAM中的指令或相应数据是否有效。数据单元中，每个高速缓存块可以存储4个指令或数据。3缓存搜索过程I-Cache和D-Cache读取操作类似，以下I-Cache读取操作为例。CPU发出访问存储器的指令时，首先计算存储器地址，并在地址中添加一个8位地址空间标识符，以指示访问是指令还是数据。
部S698M处理器CPU指令实现单指令传输流水线，并将指令执行过程分为五个流水线级，即指令指令（FE），训练阶段解码（DE）和执行阶段（Execute，EX），存储阶段（存储器，ME）和写入阶段（写入，WR）。FE提取阶段期间访问I-Cache。理器访问使用接收的地址和由IU送出的读出信号处理器RPCPC.Après的内容控制器I-高速缓存，I高速缓冲存储器控制器提取相应的块选择位地址并将其用作RAM缓存标记和Cache主体数据解码地址。后转到I-Cache，找到相应的行并获取该行的标记和有效位。RAM中提取标签位。果两者相等FPC的与所述相应的位（地区代码）进行比较（有效位为1），则表示该指令到存取是井内的数据被提取和数据I.如果它不等于或如果有效位为0时，它丢失：在该时间时，控制器将地址发送到总线和该指令将是从主存储器输出并传送用户界面。时，控制器写入数据，并且在提取阶段结束时，指令在指令寄存器（IR）中同步。时，下一条指令的地址也在FE处计算并发送到地址寄存器（nPC）。组合常用指令时，计算机的值连续递增1.通常，连续检索指令。加进程1实际上实现了预取缓存并已收到四条指令。32位指令的pc值加4，指向下一条指令。为一条指令占用4个字节。存在跳转指令时，值pc不再是连续的，一次只能获取一条指令，并且不能进行预取上游。
速缓存访问操作和预取决定操作可以被认为是并发的。了防止频繁更换经常使用的指令或数据，可以锁定这些常用指令或数据的行，而不是在设计时更换。锁你所在的线路。果CPU写入高速缓存的某个单元以保证高速缓存与存储在主存储器中的数据的一致性，则还会产生写入问题。个过程非常复杂，本文不再详述。考文献[3]，[4]。D-Cache控制器负责管理D-Cache控制和过程的正常操作。3显示了缓存中的搜索过程。论以上分析表明，该高速缓冲存储器的高速缓存有效地解决了处理器和主存储器之间的速度不匹配，并且对微处理器，为什么高速缓存的高速缓存技术是设计的性能的重要影响当前处理器。是必不可少的技术之一。文档使用Orbit开发的“S698M”微处理器设计原型，分析Cache的架构和工作原理。个设计使用后代进程，并使用ModelSim和Synopsys工具进行模拟和综合。过操作系统和典型测试程序在FPGA验证平台上完成并测试，结果表明S698M的缓存设计符合预期的设计要求，包括逻辑功能，频率，功耗和表面等0.18μm的CMOS工艺流程为166MHz。
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