介绍了一种用于DDR SDRAM控制器的标准单元循环（DLL）。DLL具有良好的流程集成和兼容性，可以减少DLL设计的设计时间和复杂性，非常适合系统级芯片使用。设计采用0.18μmCMOS数字工艺进行最终配置，工作频率范围为200 MHz至400 MHz，无谐波锁定误差和闭环特性，可跟踪工艺，电压和温度变化（PVT）。真结果表明，该设计可以生成DDR SDRAM规范所需的固定延迟（tSD），以确保DDR SDRAM正确捕获存储器（DQ）中的输出数据。有全数字延迟的锁定环; SDRAM DDR控制器;数据选通（DQS）分类号：TP332文献代码：A文章编号：1009-3044（2008）35-2171-03Conception和执行控制器应用一个全数字延迟锁定环的DDR LU Shun SDRAM，黄凯（东南大学ASIC国家系统工程研究中心，南京210096）摘要：用于DDR SDRAM的全数字单元时延环（DLL）DLL所有数字都可以在很短的时间内轻松地进入不同的过程。
此，它减少了全数字DLL设计的设计时间和复杂性，使其非常适合片上系统。用。用0.18μmCMOS技术，全数字DLL的工作频率范围从200MHz扩展到400MHz，没有谐波锁定问题，其闭环功能跟踪工艺变化。真结果表明，全数字DLL可以为SDRAM DDR控制器生成固定的t Iming延迟（tSD），以正确捕获输出数据（DQ）。键词：全数字DLL ; SDRAM DDR控制器;数据选通（DQS）简介延迟锁定环（DLL）的基本思想是延迟输出时钟。
可以与参考时钟完全对齐或产生相移输出。已被广泛用于高速存储器接口的时钟同步，时钟网络的倾斜校准，恢复串行通信时钟，乘法器和多相时钟发生器。东。DLL的结构不会累积相位误差，并且在某个时钟间隔内参考时钟的抖动或由MOS器件的工作电压或衬底电位引入的噪声同时消失。
末。
锁相环（PLL）结构中的环形振荡器引入的固有抖动和相位误差相比，DLL具有更好的抑制抖动和跟踪相位的能力。实现方面，在集成，噪声灵敏度，低功耗和工艺兼容性方面，用数字电路实现的DLL优于用模拟电路实现的DLL。DLL是DDR SDRAM控制器中重要的辅助校准设计[1]。想地，数据选择脉冲信号（DQS）和数据信号（DQ）由DDR SDRAM存储器芯片的边缘同步传输。而，由于芯片的印刷电路卡和PIN引脚的电平之间的延迟，DQS和DQ在不同时间到达给控制器DDR SDRAM，迫使其推迟一个固定的时间（SDT），这样DQS就会移动90°，然后再增加。可能跟随QD中心以确保良好的QD采样[2]。功能由DLL执行。DQS等于存储器芯片的I / O接口电路的时钟周期。此，tSD的值范围约为存储器芯片的IO接口电路的时钟周期的25％。本文中，设计了一个基于标准单元的全数字DLL，采用0.18μmCMOS数字工艺。的工作频率范围为200 MHz至400 MHz，符合DDR400 / DDR2 667 / DDR2 800规范。功能可自动跟踪参考时钟频率，无谐波锁定误差，PVT跟踪变化闭环系统的正确生成tSD延迟。
构图1 CLK_IN参考时钟，DQS信号，RESET_SYS系统复位信号为DLL输入，输出信号对应CLK_FB反应时钟，DQS DQS_D延迟信号，两组测试信号TESTCODE用于模拟。旦系统正常工作，CLK_FB必须与CLK_IN同步，并且DQS延迟是令人满意的，但是tSD。TESTCODE在几个时钟周期后稳定，表明延迟锁定成功。路设计延迟线的可调延迟线是系统中最重要的模块。
字控制的传统延迟线，例如级联缓冲器和多级MUX栅极输出结构，具有与MUX门的数量成比例的延迟线的固有延迟。要的固有延迟限制了最大工作频率。文献中设计的粗调延迟线采用图1的平衡NAND门结构。图2 [3]中，控制字CON是温度计代码，即低位必须是连续的“1”。小固有延迟是一阶粗延迟步骤。处使用的过程库在最佳过程角落环境和最差过程角落环境之间具有110 ps至150 ps的延迟范围。了减小同一栅极上时钟的上升沿和下降沿的延迟差异，并减小NAND门的不同输入端子上相同时钟边沿的延迟差异，使用图中所示的连接并连接NAND门。此可见，结构的延迟间距在理论上是固定的[3]。2粗延迟线电路图斩波的延迟线由四个斩波延迟单元级联。
整延迟单元使用数控可变电容法[4]。3使用FCON温度计代码控制字来改变缓冲器输出的负载容量，从而产生小范围的延迟变化并且线性变化特性更好。整延迟线延迟有两部分：缓冲存储器的固有延迟和可调延迟，大于粗调延迟步长，微调延迟小于锁定状态范围。整器的相位检测器。决定了整个可调延迟线的最高分辨率，恒温阀芯在最差的处理环境中可以达到25 ps。本延迟线副本延迟线由1/4延迟粗延迟线和延迟调整单元组成。整延迟单元与调整延迟线共享FCON控制字。似延迟线的控制代码调整最低2位并分别解码以形成粗调制延迟线的DQSCON控制字。频器的简单D触发器实现分频。于交换控制字并稳定时CLK_IN低，CLK_DIV由CLK_IN的下降沿触发的和除以4的仿真结果表明，因为门延迟的，工作频率是优先级除以4，系统可以稳定延迟并正确锁定。锁定速度是优先级时，可以使用除以2。位检测器的粗相鉴相器是异步触发器D. CLK_IN终止时钟，输入端子连接到CLK_FB，相位检测范围为±180°。输出为高（或低）时，CLK_FB被表征为CLK_IN的前导（或后期）。调器的相位检测器由两个带有异步擦除的D触发器组成。CLK_IN和CLK_FB连接到触发器的时钟端子和输入端子，相位检测范围为±180°。钟终止CLK_IN的触发器发送信号UP，而另一个触发器发送信号DOWN。D触发器的准备和维护时间使得锁定状态能够与解锁状态区分开。定状态范围是保持时间的2倍本文档中使用的过程库在最佳过程角环境中为46 ps。UP = 1且DOWN = 0时，表示CLK_FB位于CLK_IN的头部;当UP = 0且DOWN = 1时，表示CLK_F在CLK_IN上延迟;当UP = 0且DOWN = 0（或UP = 1且DOWN = 1）状态锁定时。调控制器由复位逻辑，可变连续近似寄存器（VSAR）逻辑，可逆电表，双通道代码选择器，解码器和闩锁状态机。统打开或复位后，控制器设置初始值并将可调延迟线的延迟调整为复位值。VSAR逻辑检测粗略相位检测器PDOUT的输出信号以调整控制代码。
线路延迟接近CLK_IN周期时（误差必须包含在粗延迟步骤中），VSAR逻辑结束其操作，系统进入闭环调整模式，命令代码由可逆计数器。VSAR [3]算法基于二分法算法和SAR算法的改进[5]，它优于速度连续进展算法[6]和时间转换电路。面消耗和能量的数量[7]。于谐波锁定，传统的二分法算法具有窄的工作频率范围。本文中，VSAR逻辑生成一个6位控制代码，用于控制64级的粗调延迟。小初始值为000100（5级粗调延迟）。初始值的状态下，二进制代码改变结束，并且当前控制代码和握手信号被发送到锁定判定状态机以进行采样。果锁定丢失，则以下初始值为001000（9级上的粗调延迟），最大初始值为100000（粗调时间级别33）。过自动调整递增地增加初始延迟可防止高频参考时钟由于过多的初始化延迟而产生谐波锁定。割器控制器的调整控制器包括反转计数器，解码器和锁定决策状态机。由粗调控制器复位，以进一步减小相位差。果由于噪声改变或PVT而导致锁定丢失，则将输出控制信号UP_C / DOWN_C添加到粗调控制器以增大或减小控制代码。
真的布局和结果如图4所示。用Design Compiler Astro Caliber背景设计平台，Verilog代码基于逻辑综合。自动放置和布线，以及Foundry标准单元库的物理验证。后，生成演示文稿和网络列表。HSIM模拟器用于动态模拟从演示文稿中提取的站点列表。5仿真结果初始化完成后，系统会不断调整延迟，直到TESTCODE_C和TESTCODE_F不变，表示系统锁定时间。察图6的锁定状态波形，CLK_FB与CLK_IN同相，并且DQS移位90°以产生DQS_D。真结果表明，DLL在400 MHz的工作频率下具有606 ps和655 ps的tSD延迟，最佳工艺角和最差工艺角分别为1240 ps和1318 ps。作频率为200 MHz。足tSD的要求。
5图3 400 MHz DLL工作频率图3：本文设计的标准全数字单元DLL可以自动生成具有定位和布线工具的布局，缩短设计优势在循环，集成和过程兼容性方面很重要。宽工作频率范围，自动跟踪时钟频率的功能实现，无谐波锁定误差，PVT变化跟踪和正确生成tSD延迟，非常适合控制器应用DDR SDRAM具有一定的实用价值。
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