介绍了SDRAM的结构和同步特性。明了多通道数据传输中的SDRAM控制器电路对准应用，并提出了一种可行的解决方案，用于传输过程中每个通道产生的数据传输延迟。后，根据SDRAM的基本控制命令，结合当前系统要求和多通道数据采集中FPGA和SDRAM接口的设计要求，设计并完成了一个灵活的高速SDRAM控制器，并添加了SDRAM自检以方便后续调试。式模拟在硬件上成功完成并调试。SDRAM;的Verilog HDL;自检;增加频道;延迟调整。SDRAM控制器：多通道数据传输设计王鹏，郭琦，徐东明（西安邮电学院电子工程与信息系，西安。要：介绍了SDRAM控制器在多通道数据传输中的关键技术，以及基于多通道数据差分延迟的可行性解决方案。
文基于FPGA接口中的实际系统要求和数据收集，基于多通道数据传输中的基本控制和通道添加原理，对灵活的高速SDRAM控制器进行了补充。SDRAM增加了SDRAM自诊断模式，便于FPGA测试。供模拟结果以验证分析结果。键词：SDRAM;的Verilog HDL; Gnostic Autodi;增加频道;延迟调整在高速实时实时信号处理系统中，使用高容量存储器进行数据缓存是一个关键要素，恒温阀芯也是关键点之一。施该系统的困难。步动态随机存储器（SDRAM）具有成本低，密度高，数据读写速度快的优点，是数据缓存的首选它是动态记忆家族中最常用的记忆。文档中介绍的SDRAM控制器适用于多通道数据传输模块，可以传输多达84个数据通道，根据系统要求添加或删除通道，并对系统执行适当的延迟调整。添加和删除频道的过程中。齐每个通道的数据传输。了响应这些特定的系统要求和SDRAM本身的特性，我们使用硬件描述语言来设计满足这些要求的SDRAM控制器，以及用于其设计和实现的关键技术。SDRAM在多通道数据传输中的应用由于数据传输基于通道，我们根据通道的划分划分SDRAM数据的存储空间，也就是说SDRAM将每个通道划分为固定的存储空间，并相应地存储每个通道的数据。存储块中，这些存储块中的每一个称为延迟缓冲器（DB）。避免由于不必要的抖动导致数据库中的数据溢出，我们定义了几个参数来确定数据库中存储的数据的容量（如图1所示），以便容量可以动态调整数据库以适应不同的操作。：接收时间容差（Rx_delay_tol）：每个通道可以容忍的最长时间，即数据库容量的最大值。小存储容差（Min_lower_guardband）：指添加通道的过程。可以读取数据之前，读取方向必须等待写入方向写入一定量的数据，即在启动时要存储在数据库中的数据的最小容量。
是为了避免在将来的读写操作中由于不必要的抖动而导致数据库下溢。小保留余量（Min_upper_guardband）：指添加通道时读/写指针差异小于接收延迟容差的部分。样可以避免在读写操作期间数据库中出现不必要的溢出错误。中，帧表示数据库的最大容许容量，即对应于接收延迟容限的读/写指针差的最大值。图中，数据库容量可以达到接收延迟容差减去最小保留容差，而在图中，最小数据库容量必须大于或等于容差。
小存储空间由于最后的数据需要按特定顺序在原始数据字符串中重新排列，因此我们使用每个数据库块作为数据缓冲区来消除通道之间的延迟。传输过程中，在数据到达之后存在不同的延迟，用于每个信道的数据规划的速度和数据传输的延迟。这种情况下，有必要将信道与所有链路传输的最大和最小延迟进行比较。道数据将排队等待最慢的频道数据到达。2显示了一组中三种不同传输延迟的信道。道0具有最小延迟，通道2具有最大延迟。旦所有通道数据到达相应的DB，它将以固定的速率发送。数据传输添加信道将不可避免地增加每个信道的延迟。
加的通道延迟将不同，添加过程也会不同。我们分析为不同延迟大小添加通道的过程。加较小的延迟通道时，添加的通道的缓冲深度大于其他通道。要通道之间的延迟差异在可接受的范围内，就可以接受新添加的通道。
加大延迟通道时，如图3所示，添加通道的DB缓冲深度必须小于最大延迟通道缓冲深度。时，新添加的信道的数据深度小于0，这意味着在新信道数据到达之前，来自其他信道的数据开始被发送。时，必须增加其他信道的延迟，并且其他信道的数据将停止，直到产生足够的延迟，从而成功地添加新信道，如图4所示。果添加的延迟超出系统限制，则不会接受新通道，添加将失败。SDRAM控制器的设计和实现2.1总体框图SDRAM控制器的总体原理图如图5所示。
制命令生成模块，仲裁机制和地址解码模块控制电路，刷新控制电路，地址生成模块和状态机的控制模块构成SDRAM的基本控制模块。接收到系统命令后，指示它们读/写SDRAM存储单元。制信号，地址信息和SDRAM操作使能信号被激活，并且延迟比较电路和延迟调整电路负责产生对信道的延迟调整控制。者。2.2基本SDRAM控制模块的设计SDRAM包括各种输入命令：模式寄存器调整控制，激活命令，预充电控制，写命令，读命令，自动刷新命令，命令由输入信号线地址选择的零操作和突发中断控制RAS，列地址聚合（CAS）和写权限（WE）的组合）生成控制命令，如表1所示.SDRAM芯片内部有一个逻辑控制单元和一个模式寄存器，为其提供控制参数。此，SDRAM必须首先在引导时初始化控制逻辑。于在将系统上电100μs至200μs后可以稳定时钟，因此SDRAM可以启动初始化操作。
了避免出现解码杂散，使用格雷码计数器来执行此延迟检查。统复位完成后，计数器启动。计数器对设定值进行计数时，保留计数值，同时，解码产生初始请求信号，并且一旦SDRAM的初始化完成，该请求就变为无效。SDRAM使用行到列多路复用技术[7]将顶部地址映射到SDRAM行地址，将低地址映射到SDRAM页面的列地址。射关系。
态机发出诸如初始化，更新，读取和写入以及计费之类的命令，并将其转发到仲裁机制以完成命令的解码和地址的多路复用。址列没有冲突。新控制电路主要完成SDRAM数据的刷新定时，以确保数据在64 ms内刷新，仲裁机制完成读写命令和刷新命令的仲裁避免同时操作;读写和刷新。状态转换图如图6所示.2.3设计SDRAM自检模块在芯片设计过程中，许多问题可能是由于对设计疏忽或设计疏忽，在模拟过程中不断寻求和解决的问题。
断改进设计的过程。是不可能解决所有问题。后台调试过程中，将继续发现一些设计缺陷，需要逐步检测电路，这很复杂。此，为了缓解调试过程中的问题，为了提高工作效率，我们设计了SDRAM自检功能，以便SDRAM可以检测自身的问题并指示SDRAM是否存在可以正常工作。样，如果在后期调试中出现问题，可以使用SDRAM自检来确认SDRAM是否存在问题，从而可以及时定位问题，从而大大提高调试人员的工作效率。SDRAM自检是在基于微处理器的SDRAM（MCU）上进行连续读写操作的过程，在诊断模式下执行。时，电路的其他正常操作停止，所有操作均由MCU控制。行SDRAM写操作时，数据在MCU的控制下写入16X32BitRAM，一旦写入数据，写入命令和写入地址由命令和地址以及数据写入SDRAM。于读取操作，还通过寄存器配置生成读取命令和读取地址，并且读取数据并将其存储在RAM中。样，通过连续读写操作完成SDRAM的自检。2.4电路延迟比较和延迟调整模块的设计添加信道时的电路对齐方案主要有以下两种模式：第一种方法，固定延迟方式。到最慢的通道后，将其用作较慢的时间作为最慢的延迟容差。添加/恢复的信道延迟可以进入正常操作，只要它比延迟容限快，否则信道被拒绝。过在此模式下操作，添加信道操作不会增加不同信道之间的数据传输延迟差异，但会为所有信道增加固定延迟。法二，延迟方法可以调整。到最慢的延迟通道后，如果新添加/检索的通道更快，可以直接添加，否则暂停所有通道的读操作，等待基站累积的延迟数据考虑了添加的通道，然后恢复读取操作。方法的优点是可以最小化所有信道的延迟，并且当新增加的信道最慢时，由于读操作，所有信道的数据的延迟差异增加。破。旦添加了信道，就需要一些延迟来消除由信道添加过程引起的过度延迟，迫使信道比较模块从每个信道中检索传输数据的数量，以便比较并确定最快和最快。然后控制模块产生快速读取信号（读取请求，SDRAM响应两次），慢速读取信号（两次读取请求，SDRAM仅响应一次），调整差异每个通道的读/写指针和延迟数据。异在可接受的范围内。
2.5结论模拟波形图基于对SDRAM工作原理的深入研究，基于信道加法和信道延迟调整的基本原理进行传输。多通道数据中，设计并实现了一个特殊的SDRAM控制器，并获得了最终验证的结果。表明控制器完全满足当前系统的要求，并有效地高速存储和缓冲高容量数据。
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