搜索和一个DLL到主从结构DDR2控制器的设计，可在不同的处理条件，电压和温度（PVT）可用时，由DLL所产生的时钟确保当DDR2读取数据，这些是由传输线传输的。以正确采样：当写入数据时，DLL生成的时钟可以精确控制放大率转换。真结果表明，该结构具有良好的性能，满足0.13μmCMOS工艺的设计要求。结构也可用于需要固定延迟的其他电路。
DDR2;流量转换;锁定循环与主从延迟; IC SP的重点实验室，教育部，大学的;对于DDR2 ControllerXIE莹丰，陈升兵2（1。
究院柬埔寨特别法庭38，合肥230031，中国锁相环结构后期的高手，从控制器安徽合肥230039，中国）摘要：主从延迟锁定环路的DDR2 SDRAM的结构可以适当地在过程上板上的传输和不同的电压和温度（PVT）后取样。将数据写入SDRAM时，MDLL提供的精确时钟采样数据从比特率到比特率。Virtuoso Spectre仿真中使用0.13μmCMOS技术成功验证了该结构。于需要固定延迟的其他电路关键词：DDR2;数据速率转换;主从DLL简介DDR2控制器的设计是IC设计的核心，也是控制器设计核心IC控制时钟的控制。
文提出了一种复合结构DLL作为DDR2控制器时钟发生器，用于DDR2控制器时钟生成，在读写数据时控制相移和倍频。DDR2通过充分利用时钟的正边沿和负边沿，具有高效的双数据速率传输结构。在收到芯片时引起流转换问题。锁定环MDLL基于参考时钟产生四个固定的相移时钟：clk_0，clk_90，clk_180，clk_270。四个时钟提供了在写入数据时数据通道和控制通道的速率转换所需的控制时钟。取数据时，取CLK_0作为参考，主从中号DLL锁定环对所述DQS采样时钟的90度相移由SDRAM新DQS90时钟，因为DQS90发送是DQ数据的中心，从而获得最佳的建立。间和保持时间确保在DQS90时钟下正确进行DQ采样。面分析DDR2的读写过程，DD2读写数据所需的时钟要求和特性，然后介绍主从锁定环的设计。求。DDR2 SDRAM读写同步DDR2写数据的主时间线如图1（a）所示，其中[1：0]为用户侧写数据CLK_0在下一CLK_0采样时钟，数据[0]是由CLK_0的上升沿发送到该端口IO和[1]中的数据进行采样和半clk_180后发送到上升沿的相同IO端口循环，它解决了将单一速率转换为双速率的问题。于控制通道，速率转换和数据是相同的，除了用于转换的时钟是clk_90和clk_270。此，在写入数据时，需要准确地移位四个时钟：clk_0，clk_90，clk_180，clk_270。1（b）显示了DDR2读取数据的主要时序。读取数据时，存储器发送数据DQ和与数据DQ对齐的同步时钟信号DQS和DQS_B。了确保DQS时钟能够在不同条件下获取正确的DQ数据，有必要延迟DQS和DQS_B。位生成新的时钟DQS90，DQS90_B，这确保了DQS90时钟信号，DQS90_B正好在QD的中心，也就是中心对齐。DQ被适当地由DQS90和DQS90_B采样和被发送到FIFO时钟转换区域，其然后由控制器的主时钟RCLK读，和双数据流转换为数据流独特结束了。此，在读取数据时，电路必须在DQS和DQS_B上执行90度的固定相移。迟锁定环DLL的电路结构和工作原理3.1主锁环的电路图（主DLL）MDLL主锁环的电路块结构如图2所示。电路块包括一对可调延迟缓冲器，一个鉴相器（PD），一个电荷泵（CP），一个低通滤波器（LPF），一个偏置电压产生电路和一条线电压控制延迟（VCDL）。过控制延迟线之后，输入时钟信号（REFCLK）发射五个时钟：CLK_0，CLK_90，clk_180，clk_270和clk_360，各自在90度运行相对于先前的时钟。中clk_0是直接通过缓冲区获得的ref-clk。延迟一个时钟周期的Clk_0和clk_360发送到相位检测器以检测相位差。位检测器的输出信号（加速和减速）由电荷泵和低通滤波器组合以产生控制电压（VC）。制电压（VC）由偏置电压产生电路进一步控制，以产生用于控制PMOS晶体管和用于控制所述NMOS晶体管的偏置电压VBN的偏置电压VBP。VBP和VBN通过控制电压控制延迟线（VCDL）来修改输入时钟信号的延迟，直到输入时钟信号和输入时钟信号的信号之间的相位差。出时钟为零。MDLL，CLK_0，CLK_90，clk_180和clk_270产生的信号顺序地被移相90度，并应在DDR2写数据相匹配的数据信道的时钟控制和控制信道乘数。3.2主从DLL电路主从DLL电路锁相环主从MSDLL该电路由一个电路MDLL，前控制电路和从延迟线（线到从站延迟）前控制电路的结构与从延迟线一致。建相同的三个电路组，每个延迟线的长度是MDLL值的1/4。
路块结构的图案示于图3的控制电路的结构和操作MSDLL原理是相同的MDLL。迟线1和延迟线2的输入是一对差分时钟信号DQS和DQSB。迟线0的输入时钟是由MDLL产生的时钟信号clk_0。
MDLL输出clk_0通过从延迟线，恒温阀芯在90度相移后，它进入相位检测器并与clk_90进行比较以检测相位差。位检测器信号的输出被转换成偏置电压VBP和VBN通过三组控制电路中的，并且被发送三个延迟线esclaves.VBP和VBN控制和改变时钟信号的延迟CLK_0输入到检测输出和延迟线0。LK_90的相位的装置的输入相位差为零和相位在时间被锁定。Clk_0从从延迟线延迟90度。于从站三个相同的延迟线具有相同的一对偏置电压时，DQS和DQSB信号也由90度，从而产生新的DQS_90时钟信号，延迟DQSB_90。DQS_90和DQSB_90为DDR2读取的数据提供正确的时钟。要特性和优势性能VCDL锁定主延迟线的延迟线MDLL horloge.Cette结构的周期和工作原理有利于启动和锁定的锁环，避免假锁。于只有一个延迟锁定时钟周期，延迟线相对较短，可以有效降低功耗，减少抖动和表面积。从结构的MSDLL使用与MDLL相同的控制电路和相同的延迟单元。MDLL被锁定在一个时钟周期中，MSDLL的延迟线被锁定具有90度的相移，以使得由MDLL MSDLL生成，并且所有时钟都基于相同的基准时钟，这对应于DDR2的读写要求。MSDLL MDLL并有更多的相同的电路结构，这也降低了电路设计的复杂性，减小了电路面积很容易集成，并相应地降低了功率消耗。现设计4.1仿真结果DDR2主从结构的DLL采用标准0.13μmCMOS工艺进行光谱仿真，工作电压为1.2V。MDLL，MSDLL可以正确锁定200 MHz至400 MHz的频率范围。述MDLL模拟在该图所示的300 MHz.Tel的输入频率4（a）中，输入偏置电压VBP和VCDL的VBN是瞬时的和MDLL锁定时间是0.8微秒。4（b）显示了MDLL的五个输出定时器的瞬态仿真结果，它们相位相差90度。4.2布局实现图5显示了标准0.13μmCMOS工艺中的MDLL布局布局尺寸：432μm*82μm结束语本文介绍了一种主从结构DLL DDR 2.设计电路的工作标准为0.13μm。压为1.2 V且输入频率为300 MHz的频谱仿真表现出良好的性能，并产生非常精确的延迟，这些延迟不随PTV而变化。DDR2控制器时钟的生成确保了DDR2的正确读写。结构也可以应用于需要固定延迟的其他电路。
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