为了充分利用硬件资源来满足应用程序的不同要求，本文档提出了一种基于ITAG边界扫描配置的重配置控制器，详细介绍了硬件实现和控制器配置流程。
模拟JTAG接口的时序和TAP接口。态机操作以在系统配置中实现目标可编程设备。键设置：ITAG周界分析;重建; TAP状态机;介绍FPGA。JTAG（联合测试测试组）是目前用于内部芯片测试的国际标准测试协议（IEEE 1149.1兼容）。多数高级设备现在都支持JTAG协议，如DSP和FPGA器件。准TTAG接口是4线：TMS（选择模式），TCK（时钟），TDI（数据输入），TDO（数据输出线）。文档使用标准JTAG协议为类似FPGA的动态重配置配置设计重配置控制器。建控制器硬件系统的组成本文档提出了一种基于“ARM FPGA处理器”架构的重配置控制器。
配置控制器的FPGA可以基于由ARM处理器发送到目标可编程设备的ITAG接口的命令。JTAG接口中控制和模拟TAP状态机以产生激励信号（序列TMS，TDI，TCK），为目标可编程器件的JTAG接口提供所需的激励并执行转换目标可编程设备中TAP状态机的状态。
指令和数据被扫描到FPGA内部限制扫描电路电路指令寄存器和数据寄存器中。成目标可编程器件的配置，以执行用户所需的功能。以下时间段内，根据新的用户要求，可以调用重建控制器内部存储器的不同程序进行重新配置。统中的目标可编程器件执行硬件时分。用，灵活，快速地更改系统功能，节省逻辑资源，满足大规模应用需求。主要功能是根据用户的不同需求，通过调用不同的系统来控制目标可编程器件。主要包括ARM处理器，FPGA，闪存。功能组件的主要功能如下：（1）ARM处理器，其主要功能是控制JTAG模拟接口的FPGA读取Flash存储器中的重构方案，实现系统配置。：（2）FPGA协处理器选用Xilinx SPARTEN3AN系列，基于非易失性存储FPGA，具有自己的PROM，它充当外部总线和ARM控制器之间的双端口。要功能是模拟JTAG接口的实现。TAP时序控制器。成外部总线上配置和输出数据的并行转换：（3）FLASH存储器的容量为32 M×16位，用于在处理器上电时启动和存储各种重配置配置方案。于所需的存储容量大，SPANSION S29GL512P（32M×16位）存储空间（访问速度为110 ns）可快速访问25 ns页面和随机访问时间相应的90 ns：（4）测试线TCK，TMS，TDI和TDO是重建控制器，为目标可编程器件提供所需的JTAG TAP激励，以控制重建配置和反馈重建信息多个FPGA目标。统实现了重配置控制器。文设计的重配置控制器采用ARM微处理器作为主控制器，FPGA芯片作为协处理器与主控制器配合使用。据需要预先各种布局设计的用户设计和将它们存储在存储器reconstruction.Après控制器加电时，重构控制器可以在时间上扩展不同的设计方案在可编程装置根据需要定位。持电路的其他部分工作，使系统灵活，恒温阀芯提高效率。
构控制器的框图如图1所示.ARM执行的初始化工作包括程序更新加载操作，FPGA设置等。（见图2）。始化FPGA包括设置内部控制寄存器的初始值和逻辑状态，从内部缓冲区删除数据，等等。方面，ARM处理器通过ARM总线读取外部Flash中的配置图，并将其存储在TD1模块的高速缓冲存储器中;另一方面，重建PLC中模拟TAP控制器的PPGA，并执行ARM处理器发出的配置。指令生成TCK，TMS，TDI和TDO模拟信号，作为目标可编程器件的JTAG接口激励。与目标可编程器件的JTAG端口进行菊花链连接，以在目标可编程器件上执行系统编程。配置控制器模块的ARM接口模块如图1所示.ARM接口模块主要用作FPGA和ARM处理器之间的接口，以执行控制器参数的控制和传输。
WARC。为系统加电后，ARM处理器将各种预定义的配置信息传递给ARM接口模块，以完成FPGA和每个外设模块的配置。统正常运行时，模块处于非活动状态。ARM处理器请求新配置之前，ARM接口模块再次转发新配置信息，完成目标卡的重新配置。裁和同步控制模块的仲裁和同步控制模块基本上完成了重建控制器内的每个模块的仲裁和同步控制。调模块之间的数据流。特定功能包括提供内部模块所需的时钟信号，执行相应的同步命令，以及切换内部数据流的控制。
TCK，TMS，TDI，TDO TCK生成模块：JTAG配置时钟输入，所有基于JTAG的操作必须与JTAG TCK时钟信号同步。钥同步关系是在TCK上升沿采样TMS和HTDI，并且在TCKT的下降沿之后将出现新的TDO值，因此JTAG时钟通常不会太高。TMS：模式选择，JTAG状态转换控制，TCK同步时钟上升沿时间，TMS状态决定状态转换过程。TDI：输入配置数据，配置数据在TCK的上升沿在数据移位寄存器（SDR）中采样; TDO：配置数据的输出，在TCK下降沿从移位寄存器中删除，输出数据和输入TDI的数据不得反转。标目标板上重建的FPGA由Xilinx VIRTEX-4系列重构FPGA实现，这些FPGA采用串行链接并支持Nail TAG边界扫描模式。JTAG周界分析配置TAP控制器的FPGA实现是一个16状态有限状态机，主要在TTAG接口提供控制逻辑。四种主要状态：复位（RESET），无效（无效），数据寄存器移位（sDR）和指令寄存器移位状态（SIR）：在TCK和TMS的控制下，转换为根据输入配置命令执行状态。Xlinx Virtex4 FPGA系列器件在边界扫描指令集中包含三个配置特定的边界扫描指令：CFG IN，BYPASS和JSTART（10位）。CFG-IN代码：0101001111：BYPASS代码：111111111; JSTART代码：0011001111.运行CFG IN语句访问内部配置总线设备，则读取和写入由在配置文件中的串行移位命令和数据的内部配置寄存器来完成的配置FPGA。BYPASS语句绕过为多个目标设备配置时不需要重新配置的设备。
TsTART指令使用TCK时钟触发启动序列，从而允许FPGA通过启用FPGA完成从配置状态到运行状态的转换。3是模拟执行TAP状态机配置指令的可重配置控制器的状态转换图。统仿真在Active-HDL 7.1软件下运行，所有仿真都基于单个设备配置过程。4显示了主扫描模式下JTAG控制内核控制TAP状态机的仿真波形。文档分三步描述整个下载仿真过程：TAP_Reset，分别是TAP-CFG，TAP_JStart和ARM。由它自己的独立状态机按顺序制作，并且可以在图中看到状态正确连接。5显示了状态机每个状态的接口输出波形，定时和输出值TCK，TMS，TDI满足状态机配置接口的激励要求。Virtex-4 JTAG扫描模式。系统的ARM工作时钟为SOMHz，TCK输出为2 S.为方便起见，TAP CFG部分状态机的SDR状态元素由文件的位号决定。置图和模拟图像被压缩。果FpGA目标卡是vitex-4XC4VLX25，则其配置文件为995 KB，整个配置过程大约需要327 ms。论本文提出的重配置控制器功能相对较多，适用于同类FPGA芯片上可编程器件的系统配置，因此也可以调用或修改硬件信息（可编程器件配置信息）。态方式，就像软件程序一样。果，电路的结构和功能被动态地改变，电路中发生的错误和故障被实时动态地重建，以实现高可靠性并且有效地节省了逻辑资源。法通过设计和仿真验证。
本文转载自
恒温阀芯 https://www.wisdom-thermostats.com