为了满足可重构系统的灵活性要求，提出了一种“ARM FPGA处理器”结构的可重构控制器的设计。议ARM微处理器可以通过JTAG模拟接口的FPGA配置系统中的目标可编程器件。法的系统设计的硬件结构描述并在FPGA系统配置JTAG时序要求中详细地描述，以及如何使用扫描测试技术周长JTAG IEEE 1149.1和文件XSVF格式配置文档描述了JTAG总线标准，以实现此结构中定义的目的。程设备在系统中配置。JTAG接口; FPGA;重建; XSVF大小分类号：TP29文献代码：A文章编号：1004-373X（2010）01-195-03Conception基于ARM和FPGA章包黎，龚隆庆，方超（No.771研究的可重构控制器中国科学院研究院，陕西西安710054）摘要：基于ARM和FPGA的可重构控制器设计介绍。用JTAG模式的FPGA配置方法，使用ARM处理器，可提高可重构系统的灵活性。
论了系统结构和功能，使用IEEE JTAG 1149.1模式和XSVF形式配置文件进行同步，以在系统上配置FPGA。件资源灵活地将自己架构的设计方法改变为不同的应用需求。规SRAM处理的FPGA可以reconstruit.Selon原则硬件复用，在本文档中所设计的可重构控制器使用ARM微控制器作为主控制器和所述FPGA芯片作为协处理器与主控制器进行操作。据需要预先各种布局设计的用户设计和将它们存储在存储器reconstruction.Après控制器加电时，重构控制器可以在时间上扩展不同的设计方案在可编程装置根据需要定位。持电路的其他部分工作，使系统灵活，提高效率。SVF格式的配置文件许多嵌入式系统使用FPGA / CPLD可编程设备，其中SVF格式的配置文件[1]使通过微控制器轻松重新配置可编程设备。前，支持软件制造商的可编程软件可以生成配置文件到可编程装置，该装置是用于说明上位总线IEEE 1149.1（JTAG）的操作的语法规范的FCS格式。SVF由德州仪器（TI）开发，已成为测试设备制造商和Teradyne和Tektronix等JTAG软件的数据交换标准。Xilinx FPGA和配置PROM [2]通过JTAG接口的TAP控制器接收SVF格式的编程指令。于SVF文件由ASCII指令组成，因此需要大量存储空间，存储效率低，不适合嵌入式应用程序。了充分利用在集成系统其有限的存储空间，FCS文件不能直接使用在系统[3]的可编程设备进行编程，但FCS文件被转换成另一种存储格式提供优越的存储效率文件，将其存储在数据存储器中。Xilinx提供IMPACT工具，用于创建标准Xilinx ISETM软件附带的器件编程文件。iMPACT软件自动读取标准BIT / MCS设备的编程文件，并将其转换为紧凑的二进制XSVF格式。设计是基于结构“ARM处理器 FPGA”重配置控制器，在重配置控制器可以控制根据由ARM处理器发送的命令的目标可编程设备的JTAG接口的FPGA，并负责解释XSVF文件。
式化的简档数据，编程指令，数据和控制信号（TMS序列，TDI，TCK）用于生成Xilinx器件提供在目标可编程装置[4]刺激所需的JTAG TAP控制器，从而实现了最初的XSVF。件中指定的编程和测试操作（可选）。行目标可编程设备内的TAP状态机的状态转换，并且将指令和数据扫描到FPGA的内部边界扫描电路指令寄存器和数据寄存器中。
成执行当时là.Au下一周期由用户所要求的功能的目标可编程装置的配置中，恒温阀芯根据新的用户的要求，从内部存储器控制器的各种程序可以调用重建来重新配置系统的目标可编程设备重用设备，降低成本。则扫描限制（JTAG）[4] JTAG接口JTAG（试验组路口）的基本结构是一个国际标准测试协议（IEEE 1149.1），它定义在一个测试接入端口在设备内部。（测试访问端口，TAP），通过专用的JTAG测试工具测试和调试内部节点。TAP是一个通用端口，允许外部控制器访问芯片提供的所有数据寄存器和指令寄存器。在，JTAG接口也常用于系统集成编程器（ISP），它们配置PLD和FLASH等设备。JTAG允许多个器件通过JTAG接口同时级联，形成JTAG链，用于测试每个器件和配置系统。
JTAG主要由三个部分组成：TAP控制器，指令寄存器和数据寄存器作为如图1所示的标准的JTAG接口包括四组输出线TMS，TCK，TDI，TDO和信号可选的TRST。1 JTAG TCK结构：JTAG测试时钟输入，当TCK保持在零状态时，测试的逻辑状态必须保持不变; TMS：测试模式选择，JTAG状态检查，如选择寄存器，数据加载，测试结果输出等。TMS上的信号由TCK上升沿的TAP控制器中的测试逻辑采样; TDI：输入测试数据，测试数据在TCK的上升沿在移位寄存器（SR）中采样; TDO：测试输出，TCK测试结果下降沿从移位寄存器（SR）移位，输入数据和输入TDI的数据不得反转; TRST：可选复位信号，低电平有效。Xilinx器件[5]使用TAP JTAG接受编程指令和测试指令。
IEEE 1149.1，为CPLD，FPGA和配置PROM当前指令是：指令BYPASS，其通过直接连接TDI绕过限制用长BYPASS寄存器连接至TDO（即d，绕过）。1 b。析链中的设备EXTEST指令将器件I / O引脚与器件内部电路分开，用于器件之间的连接测试。通过器件引脚施加测试值并记录结果; IDCODE指令返回的标识符的32位硬件定义文档类型，制造商和版本号，其中挂起所述装置的所有引脚为高阻抗状态和CFGIN / CFGOUT指令允许一个HIGHZ指令访问用于配置和重放的配置总线。JSTART在启用clock = JTAGCLK时为启动序列提供时钟。Tap状态机时序简介[4] JTAG周界测试由测试访问端口的TAP控制器管理。TMS，TRST和TCK引脚处理TAP控制器的操作，TDI和TDO位数据寄存器提供串行通道。TDI还向指令寄存器提供数据，然后为数据寄存器生成控制逻辑。于选择寄存器，加载数据，检测和移位结果的控制信号，通过测试时钟（TCK）和测试模式（TMS）选择两个信号命令。试复位信号（TRST，通常为低电平有效）通常用作可选的第五端口信号。图2所示，所有基于JTAG的操作必须与JTAG TCK时钟信号同步。试逻辑中的任何更改（例如指令寄存器，数据寄存器等）必须在TCK的上升沿或下降沿发生。键时序关系是TMS和TDI是在TCK的上升沿采样，从而使JTAG时钟不会太高，一般来说TCK的下降沿后，一个新的TDO值出现。JTAG电路3的时间关系的示意图示出了通过IEEE标准1149.1，状态机具有16个状态提供控制逻辑，其用于JTAG接口中定义的TAP控制器的状态图。图3中1或箭头的0 TAP状态过渡被示出指示TMS的在TCK的上升沿的值（TMS高电平= 1，低电平TMS = 0），并且状态确定同步时钟的上升沿TMS。家转移过程。TDI侧输入设备的配置数据有两个状态改变路径：一个用于指令寄存器中的指令移位，另一个用于在数据寄存器中移位数据。效，其值由运行的JTAG语句确定。
TAP控制器处于指令寄存器移位状态（SHIFT-IR）中，该组的连接TDI和TDO之间指令寄存器的移位寄存器被移位一个比特以串行输出对于TCK的每个上升沿。TMS保持为高，TAP控制器转到状态“退出1-IR”在TCK的上升沿和TMS为低电平时TAP控制器保持在状态“偏移指令寄存器”。3 TAP控制器重配置控制器设计硬件系统的主要功能是根据用户的不同要求控制目标可编程器件。主要包括一个ARM处理器，FPGA，一个FLASH存储器和外部总线接口中的每个功能部件的主要功能是：（1）所述的ARM处理器选择AT91FR40162S，它的主要功能是控制的FPGA JTAG模拟接口读取FLASH存储器中的重建。方案在系统配置中实施：（2）FPGA协处理器选择XC3S700AN-FGG484 [6]赛灵思SPARTEN3AN系列，基于与它自己的PROM的非易失性存储FPGA作为外部总线和控制器的ARM。两个端口之间，主要功能是模拟JTAG接口以实现TAP控制器的同步，执行配置图数据的并行转换和外部总线上的输出; （3）FLASH存储器的容量为32M×16B，由处理器使用。子指导和存储多个重新配置配置。为大的存储容量需要SPANSION [2] S29GL512P（32M×16 b）中，存取速度，容易进入到页面25纳秒可能性的110纳秒和相应的随机存取时间，90 ns，FBGA封装; （4）外部总线接口，可以使用1个RS 232驱动接收器实现与外部通信的接口; （5）测试线TCK，TMS，TDI和TDO，构成[7]通过反馈多个FPGA目标控制重建和重构信息的配置所需的目标可编程设备JTAG TAP刺激重构控制器，分别。重配置控制器的工作原理由ARM所做的初始化工作包括加载和执行程序时，FPGA等，其设置内部寄存器和逻辑状态的初始值的设定，以及从内部缓冲区中删除数据。构控制器框图在图4中首先示出，ARM处理器读取经由总线外部FLASH ARM的结构图，执行平行于FLASH串行转换，并将其存储另一方面，重建控制器中模拟TAP控制器的FPGA。取ARM内置的FLASH存储器的配置文件，并执行ARM处理器发出的指令来解释该文件。构控制器以解释二进制文件的方法如下：在ARM处理器的控制下，从加载的配置文件的FLASH文件中。一个字节，确定什么JTAG指令，然后根据该指令的格式，以生成信号TCK，TMS，TDI和TDO执行特定的处理，作为目标设备的qu’excitation JTAG接口和JTAG可编程设备可编程目标。口串联连接形成花环，目标可编程器件在ARM处理器的控制下编程到系统中。构的FPGA由支持本地动态重建的Xilinx Virtex-4 FPGA系列实现。4重配置控制器结构框图结论本文档中的重配置控制器具有属于ARM微控制器的高速处理器内核，体积小，集成度高，运行速度快，大内存容量和低功耗。还具有FPGA和一个实用和灵活的动态可重新配置性的强大的并行处理能力，使得硬件信息（可编程设备配置信息）被称为地或动态地修改为一个软件程序。于一个特定的目标FPGA芯片或所有芯片的逻辑资源被动态地在一定的控制逻辑，其允许时间复用的设备，灵活和快速的方式，系统的功能变化的控制重新配置节省逻辑资源，满足大规模需求。用条件。
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