具有电视输出视频输出的多媒体手机称为亮点。视输出容易和方便直接使用，只要连接到便携式设备的视频接口，另一端插入孔AV TV到传输线的一端与在线PAL电视或NTSC。过去，要获得该功能是基于芯片的外接TV编码器，SoC设计与流行的概念，越来越多的SoC芯片将集成这个功能，因此提供了良好的TV编码器IP控制器芯片公司将成为面向普通大众的SoC设计。文说明了如何设计法拉第IPTV编码器控制器，以及如何验证测试样品与按照电视系列节目的要求的FPGA开发板视频DAC。发FTTVE100电视编码器IPCHEN鸿铭，王紫菱（智原科技公司中国，上海，200233中国）摘要：为了获得用于移动设备和TV输出功能，是投影机与多媒体应用的TV输出。便人们使用，恒温阀芯用户只需传输线的一侧连接到便携式设备，而另一侧PAL或NTSC电视AV接口，我们可以将移动设备连接到电视。去，人们通过外部电视编码器IC实现此功能。借SoC的流行设计理念，越来越多的SoC芯片将此功能集成到芯片中。此，为销售给SoC设计的芯片提供具有良好质量的IP TV编码器将成为主流观众。们将说明如何技术法拉第根据电视进度要求，开发IP TV编码器，以及如何与视频DAC testchip.Keywords在FPGA检查IP地址：电视输出，TV编码器，手持电视输出FPGA演示，视频输出称为高亮显示。视输出容易和方便直接使用，只要连接到便携式设备的视频接口，另一端插入孔AV TV到传输线的一端与在线PAL电视或NTSC。接好后，我们进入设置菜单便携式系统，根据电视机（TV-PAL，NTSC和TV-LCD）来选择视频输出的系统。多便携式设备是TV-OUT视频到外部电视编码器芯片完成后，我们搬到减少电路板系统，我们已经开发的SoC开发人员使用的IPTV编码器芯片。频输出通常是CVBS（复合视频广播信号复合视频广播信号）或S-视频。个SoC应用，例如2.1应用示例PMP的SoC将在互联网RMVB的记录上载的SD卡，第一DDR SDRAM备份压缩RMVB，RMVB解码器上的图像解压缩文档，或YCbCr422充值YCbCr420 SDRAM，与在SDRAM强大重放图象LCD控制器转换成像素数据流BT601 / 656和输出到电视编码器提供了IP设计，以表示。图红线1. BT601时钟，“vsync_i”，“hsync_i”数据从总共8个比特，并且BT656时钟，数据分别为8位。“Vsync_i”和“hsync_i”是同步的信号，这两个信号必须BT.656 BT.656如果你想使用，然后拉着两个引脚。2.2具有DVR应用示例的SoC来自视频捕获模块中的视频源，预先存在的DDR SDRAM。
H.264编码器用于SDRAM信息，压缩可以通过以太网或U盘或SATA硬盘存储传输。果您想直接观看视频捕获模块的位置，屏幕会在压缩控制器直接从SDRAM读取之前显示数据，而不进行解压缩。果一段时间记录数据看，会有一个硬盘被压缩的图像文件被读入内存，然后解压缩，然后转移到与液晶电视编码器电视控制器。连接到LCD控制器，编码器设备3.1电视和液晶控制器模块电视编码器连接到图1所示的电视编码器。
AHB从接口有两个信号侧时钟域应该是同步的，在实际应用中的信号PxClki要求27兆赫，但比所述时钟信号PxClki AHB更高（在我们的模拟环境，HCLK = 100MHz，PxClki = 27MHz）。图2框架中，我们集成了TVE100和LCD控制器，LCD控制器提供了PxClk。以，如果你不是第一次启动LCD控制器，那么，无法访问TVE100注册表。3.2编码器的电视和视频DAC被连接到TV编码器10位250 MHz的单声道DAC后处理，编码器提供的电视信号到一组DAC高速节省能量时，DAC是图3中所示框图的DAC是少FTTVE100_S，即FTTVE100_S DAC输出是输入到输入数据DAC无论YCbCr或RGB，所述信号的格式DAC 10操作纯数字位转换成0至1.305 V模拟信号，因为有一个电视信号CVBS，Y / C分离或YUV，它需要3个10位DAC。输出格式CVBS之间配置，DAC通道关系如下：cvbs_DAC => R =通道> CVBS cvbsy_DAC => G =通道>Ŷcvbsc_DAC =>信道B =>当输出格式被配置为C YUV，DAC和信道之间的关系如下：cvbs_DAC => R =通道>ŷcvbsy_DAC => G =>铅cvbsc_DAC =通道>信道B =>镨FTTVE100_S即三个数据输出信号10位，分别对三个DAC，这是数据由FTTVE100_S CVBS / Y / C或Y / PB / PR，其中，所述数字信号是的YCbCr的YPbPr编码上10位是一个模拟信号。3.3连接到IP AMBA总线电视编码器需要2.0转BT601 / 656协议接口，用于控制读出和从FTTVE100_S的寄存器内端书写，否则I2C总线AMBA设计将需要一个革命BT601的/ 656建议协议接口。FTTVE100_S是可重复使用的软IP核心，它会从帧缓冲器或BT601 LCD控制器/配置656在不同模式下获得的输出视频数据，在NTSC-M，NTSC-J，PAL-B的视频数据， D，G，H，I，M，N等视频格式。FTTVE100_S需要27 MHz专用HCLK输入时钟，以支持所有类型的视频格式并需要AHB。钟输入要求为27 MHz（ /- 30 ppm），以满足带宽分辨率D1的要求。邻周期的时钟抖动（周期抖动周期）小于5％。期性报告（工作周期）不限于50％。定后的设计要求固定如下规格：特征：●●如果TVE_AHB_SLAVE可编程接口被拍摄的接口协议●AMBA 2.0在133MHz的总线时钟频率●AHB高兼容完全如果TVE_AHB_MASTER TVE_AHB_SLAVE和接口是完全打开●I2C总线协议飞利浦电视机兼容接口●提供混合物，Y / C（S-视频）和数字YUV颜色分量的视频输出。●组合N个编码NTSC-M，NTSC-J，PAL-B，d，G，H，I，M，N。生成彩色光栅的输入数据上芯片●●FTTVE100_S数据流模式BT601 / 656 TVE100_S逻辑模块像素引入了TVE模块，并集成了数字视频编码器。图所示，图4示出在ITU-R BT656 YCbCr4：视频格式转换器2复合，S-Video和YUV数字视频输出2.视频输出可以被配置为兼容系统：NTSC-M，NTSC-J PAL-B，d，G，H，I，M，N。模块需要用于27MHz的时钟输入以处理各种视频格式。4.1视频同步发生器组定时发生器电路由27 MHz时钟补充。时钟也被驱动到大多数其他模块。从机模式下，该模块已接收到用于同步的外部信号，主模式信号，同步模块的输出。两种模式下，所有信号都是在clki的上升沿产生的。身模块TVE支持三种视频输入格式：从机模式BT601，BT656和BT601主模式模式。4.1.1 BT601 BT601是模式输入模式的默认格式。此模式下，模块从vsyncn_i和hsyncn_i接收同步信号。
两个信号的极性可以通过相应的配置寄存器进行调整。
该模式中，根据当前同步和帧同步信号使用外部线路模块用于校准模块的内部同步。上升沿clki对数据输入信号Pixel_data [7：0]进行采样。5是从ITU-R BT.601模式表示的视频线的同步。
时钟（NTSC / PAL-M系统）265个周期（PAL系统）或接收第一有效像素数据的第一个周期提供TVE主体模块245。外[1：0]通过改变延迟时钟周期来节省vin_d。面参考图6和7描述ITU-R BT601.601的同步模式，视频帧。以配置vsyncn_i或同步模式帧同步字段。帧同步模式，和vsyncn_i hsyncn_i同时有效边缘，表示奇数帧开始时，如果发生有效边缘hsyncn_i vsyncn_i是不活动的时间间隔，表示偶数场的开始。6：帧同步模式，表示奇数帧的vsync_i期间的低电平，其表示高电平的偶数帧。4.1.2 TVE主模式下的BTT1主模式通过hsyncn_o vsync_o确认了视频同步和输出。两个信号的极性是可配置的。这种模式下，视频定时发生器，以产生行和场同步信号用于控制外部输入数据pixel_data [7：0]。频数据在clki的上升沿进行采样。8是ITU-R BT.601主模式水平时钟。体模块TVE 245和预期的clki周期（NTSC / PAL-M）为265个周期（PAL系统）或接收第一个有效像素数据。9是ITU-R BT.601主模式帧同步，vsyncn_o极性是可配置的。直同步模式，如果hsyncn_o有效vsyncn_o同时on命令，则表示奇数字段的开始;有效vsyncn_o出现，而非hsyncn_o有inter-cell，它表示偶数帧的开始。且。10说明了字段模式表示低级别vsyncn_o低级字段周期，是同一字段的高级代表。4.1.3 BT656模式在此模式下，水平和垂直同步将嵌入在内部的8个pixel_data [7：0]输入中。clki的上升沿采样“Pixel_data”。这种模式下，提取视频同步发生器“SAV”（活动视频的开始），并且在水平和垂直同步信号“EAV”（有效视频结束），SAV和EAV被嵌入在ITU- R BT.656数字视频输入流pixel_data [7：0]。SAV和EAV提取视频同步信号，TVE可以由模块体和vsyncn_o hsyncn_o发出。且vsyncn_o的hsyncn_o是可配置的。这种模式下，vsyncn_o和hsyncn_o主要用于调试目的。“Vsyncn_o”可以配置为垂直同步模式和字段模式。直同步模式和vsyncn_o hsyncn_o同时有效边沿表示奇数字段的开始。
vsyncn_o边缘有效，而hsyncn_o处于非活动期间，它表示相同字段的开始。形模式，vsyncn_o低电平表示奇数场，相同的场表示高电平。11是示于表1中的ITU-R BT.656的方式，SAV和EAV的结构的时序被定义，下面的条件字后面：F =“0”奇数场，F = “1” 偶数场V =字段 ‘1’ 中SAV消隐H = ‘0’，在保护位置EAVP3〜P0 = P3 = VH XOR P2 = P1 FH = F XOR XOR XOR; V H = ‘1’的TVE主体模块的视频输出的同步的P0 = FV XORħ5.1 NTFS视频输出定时支持以下格式：NTSC-M，NTSC-J和PAL-M。秒29.97帧，每帧有525行，两到两个由262.5行组成的固定字段。
用模拟视频输出NTSC DAC同步12，如图2所示。PAL视频输出同步TVE体模块支持的格式如下：PAL-B，d，G，H，I，N，每秒25帧，有625行每帧，两两个固定字段组成312.5行。图PAL模拟视频输出DAC 13。2C I2C快速接口所示这样的定时被用于控制内部配置寄存器，这些寄存器是8位的子地址。TVE体模块作为从时钟。如下I2C协议FTTVE100_S：第一个字节I2C协议是I2C地址，必须是一个7位地址0×15，×15，如果系统已经被占用另一个I2C装置中，所述参数也可以在tve_i2c.v改变。>写（1’b0） – – > ACK（1’b0） – 在寄存器（0×03）的Sr> 7位地址（0×15）写数据>指数（×03） – > ACK（1’b0） – >数据（0x5A） – > ACK（1’b0） – > P表示从SR寄存器（0×03）读出的数据 – > ACK（1’b0） – > 7位地址（0×15） – >写（ 1’b0） – >指数（×03） – > ACK（1“b） – >锶 – > 7位地址（0×15） – >读取（1’b1的） – > ACK（1’b0） – >（0x5A从FTTVE100_S数据） – > NACK（1’b1的） – >点FTTVE100_S所有寄存器能被读出，其中，所述寄存器的开口部分是只读的。面的图14的I2C协议仿真波形。证板级需要的FPGA芯片或调试方法是DAC视频FPGA测试芯片集成测试。试芯片包含一个10位150 MHz DAC定向电流，称为FXDAC030HC0H，专为视频应用而设计。片采用UMC0.13μm1.2V/ 3.3V逻辑1P8M工艺实现。片封装15，如图1所示。于此测试芯片，我们建议在图16中芯片电视输出测试方法开发出的应用电路中，我们建议：全国电视系统是PAL-B，因此，如果客户是在家里而不是显示闭路电视和PAL普通电视机CVBS单支撑系统，S视频和YPbPr（某些电视只支持HDTV的YPbPr）。果显示器不支持PAL制式，要FTTVE100_S适当的设置，以纠正输出，所以你可以在每个测试过程中看到了读寄存器，以确定是否注册表中的配置是否正确。FTTVE100_S输出可以在黑色和蓝色的被设置，建议尝试两个初始释放，如果成功，看到黑屏和蓝屏，至少可确定显示模式和时间具有没问题。将两个相都成功，则设计者具有用于提供视频源生成器的LCD控制器或CCIR601 / 656设备，所述测量设备协议可以输出CCIR601或正确CCIR656。个时钟，如果27MHz b。弦的水平消隐期，垂直消隐期和活动期是正确的。别强调不准确会导致FTTVE100_S定时输出的时序不正确，屏幕上的电视解码器因此有时无法解码。如，配置TVout模块以将输出保存为黑屏。为两部分，第一部分模块配置为pre_encoder寄存器，第二部分配置TVencode寄存器模块。/ * Pre_encoder模块配置寄存器* / PALADIN_I2C_Read（TV_EN，temp）; //注册地址：0x35PALADIN_I2C_Write（TV_EN，0x02）; PALADIN_I2C_Read（TV_EN，温度）; PALADIN_I2C_Read（TV_CTL，temp）; //注册地址：0x3fPALADIN_I2C_Write（TV_CTL，0x92）; PALADIN_I2C_Read（TV_CTL，temp）; / *模块配置寄存器* / PALADIN_I2C_Write_TV（TVE_SoftReset，0×01）TVencoder; //地址寄存器：0x04PALADIN_I2C_Read_TV（TVE_Revision_1，temp）; //保存地址：为0x0F //测试IICPALADIN_I2C_Read_TV（TVE_Revision_2，温度）; //注册地址：0x10 // test IICPALADIN_I2C_Read_TV（TVE_Revision_3，temp）; //注册地址：为0x11 //测试IICPALADIN_I2C_Read_TV（TVE_Revision_4，温度）; //寄存器地址：0×12 //测试IICPALADIN_I2C_Read_TV（TVE_VideoFormat，温度）PALADIN_I2C_Read_TV（TVE_VideoFormat，温度）; PALADIN_I2C_Read_TV（TVE_VideoInput，temp）; //寄存器地址为0x00 // PALADIN_I2C_Write_TV标准PAL-N（TVE_VideoFormat，0×02）0×01 //时装BT656 PALADIN_I2C_Write_TV（TVE_VideoInput，0×02）; //地址寄存器; PALADIN_I2C_Read_TV（TVE_VideoInput，temp）; PALADIN_I 2C_Read_TV（TVE_VideoOutput，temp）; //寄存器地址：0×02 0×20 //输出蓝色，黑色PALADIN_I2C_Write_TV输出为0x10（TVE_VideoOutput，为0x10）; PALADIN_I2C_Read_TV（TVE_VideoOutput，温度），从上面的数据，输出模式配置为PAL N，这是在南美巴拉圭和乌拉圭规格全国，在PAL-B和国内使用的差异是没有切割和7.5IRE底座我们推荐（0×00将被写入，而不是0×06），并以下五个原则来处理。照表2中编程的值DAC是一个FTTVE100_S，DAC输出FTTVE100_S输入，DAC，数据格式，而不考虑输入YCbCr或RGB的，DAC传递函数简单地将数字信号10位0〜1.305 V模拟信号，因为它是一个CVBS电视信号，所述Y / C分离或YUV，它需要三个10位DAC。
施例1 DAC => CVBS或Y 2 DAC => Y或铅DAC 3 => C或其为Pr FTTVE100_S 3个10位数据，分别到三个DAC的输出信号，这10个比特FTTVE100_S数据由CVBS编码/ Y / C或Y / PB / PR，这是一个数字信号是的YCbCr的YPbPr是模拟信号。
定3台TV编码器DAC CVBS，Y S视频和C S视频和端子的输出为具有连接一对电视的可试图分别到AV的DAC的输出端子，在TV可以确定CVBS的信号。用的输出电流DAC值的测定是正确的（当0x3FF处约17 mA）的，并且可以被放置在印刷电路17可参考75Ω的电路上两个DAC推荐电阻如果平行于地面输出，我们没有发现任何图片或图像过暗，可去除（在这种情况下的电阻器，所述显示器显示所述ADC的输入端具有75Ω的电阻在与地面平行）。线插头CVBS信号被衰减，因为CVBS（显示器）的线的另一端具有75Ω在平行于地面的电阻，而DAC TV编码器的后端必须75Ω与两个电阻并联，如果需要DAC Haka输出端子，则需要消除电阻。于视频彩条，DAC的大部分通过可变电阻器来调节外部风扇，如图2所示。DAC扇出示波器18，测量和调整，他落入同步0.020 V，白电平下降1020 V.示波器是一个重要的VP-P在电视机前未连接在2.2 V，但电视信号衰减蜡烛的幅度是正常的。般内屏幕电视解码器有75Ω与地面平行的阻力，所以我们推倒了TV编码器的整个侧的输出阻抗，因此将被拉低至电压。而，PCB在正常情况下以调节阻抗匹配，有2040 VP-P v当未连接到电视，连接至具有1020 V VP-P。5.如果FPGA测试环境 子卡DAC，它必须被测量的FPGA（FTTVE100_S）数字输出，首先确定10位的数字信号输出到DAC FTTVE100_S是正确的，如果该时间间隔是同步量0x10，如果数字输出正确，则可能是CAD下溢问题。IPTV编码器计数摘要门约20 K的SoC设计是最小的，但它使SoC的增加电视输出的成像能力，这个IP地址已经在数码相框，手机，PMP和DVR（转印第43页）等等用于在每个应用程序的生产水平的验证，我们发现大多数的设计或PCB阻抗匹配的问题已经做的，特别是如果我们坚持关于如何调试系统，希望SoC开发人员能够为嵌入式电视编码器编码器芯片设计人员提供启发。者：法拉第科技（上海）有限公司技术营销经理陈洪明王扎灵，法拉第科技（上海）有限公司技术营销技术顾问
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