I2C（内部集成电路）双向串行总线将来自主机或从机的并行数据转换为串行数据，并通过SDA线路传输。SCL是串行时钟线，I2C总线通过两条串行总线SDA和SCL在器件之间进行通信。I2C总线; Verilog HDL;验证分类号：TP3文档标识代码：A文章编号：1007-3973（2010）10-056-01设有I2C双向I2C串行总线I2C总线控制器的设计家或从数据机器的并行转换为串行数据并通过SDA线传输。SCL是串行时钟线，I2C总线通过两条串行总线SDA和SCL在器件之间进行通信。其他串行总线相比，I2C总线具有以下特征：（1）只有两条总线：串行数据线（sDA）：串行时钟线（SCL）。
（2）连接到总线的每个设备可以发送唯一的地址和始终由简单主机或从属关系软件定义的地址。（3）8个比特的双向串行数据的位速率高达100千比特/秒在标准模式下，400千位/秒，在快速模式和高速模式3.4 Mbit / s的。（4）I2C总线在SDA和SCL的两条串行线路与连接到总线的设备之间传输信息。个设备都具有唯一的地址识别功能，可用作接收器或发射器。（5）在I2C总线中，唯一的事件定义为起始和停止（P）条件，这些条件通常由主机生成。SCL线为高电平时，SDA线从高电平切换到低电平以指示启动条件。
果从低切换到高，则表示关闭状态。动条件后，总线被认为是忙碌的。一定的停机时间之后，总线被认为是不活动的。
（6）发送SDA上的每个八位字节应为8位长。次传输的字节数没有限制。
个八位位组后面都必须跟一个响应位。机完成其他功能后，它可以接受或传输下一个完整的数据字节。时，SCL时钟线可以保持低电平以强制主机进入等待状态。旦从器件准备好接受下一个数据字节并释放SCL时钟线，数据传输就会继续。I2C总线控制器设计方法I2C总线控制器连接架构：首先，从CPU发出指令，通过I2C控制器操作来读写EEPROM并完成串行并行转换数据。（1）根据I2C总线控制器的功能和端口设置设置所需的寄存器。（2）根据该特性和I2C总线控制器的要求，我们计划相应的设计模块，包括配置寄存器模块，中断生成单元，所述时钟生成模块和模块国家机器。
态机的状态包括待机，启动，写入，地址响应，读取或写入数据，数据响应和停止状态地址。态机用作设计的基础，以控制数据的读取和写入以及命令的发送和接收。（3）在划分每个模块的功能后，每个模块的功能由Verilog HDL语言描述，每个模块合并到上层文件中。证和仿真I2C总线控制器验证验证的目的使我们的设计能够最大限度地减少错误并改进我们的设计。计测试必须与设计的角度不同。为设计人员，您需要确定如何简化设计，同时降低成本，完善所有功能并避免错误，最大限度地降低错误率。设计不同，测试人员需要考虑一些特殊情况，测试一些要考虑的难点或设计者容易忽略的难点，并尽可能地查找任何错误。试方法测试设计需要一定的方法。先设置测试环境，然后在此测试环境中输入一些必需的激励。
种激励当然应该尽可能全面，并且应该测试一些限制和难以想象的要点。们可以使用任务和函数等任务对设计进行分类。
本测试点包括：复位操作，读写操作，替代读写操作以及读写操作。多个数据。后，建立了读写随机数和随机数据的重复操作。测试期间，需要EEPROM行为模块与设计进行通信。论（1）在整个工作过程中，我完成了I2C总线控制器设计规则，模块划分，代码仿真和I2C总线控制器设计。FIFO的深度为8，宽度为8.它可以是软件复位，支持FIFO状态请求，中断使能，活动中断级别配置和选择。输速度模式。个设计分为四个部分：寄存器配置，状态机，中断生成模块和时钟生成模块。个模块在上面详细描述。（2）这种设计有一些缺点：为了简化设计，只支持标准模式和快速模式，恒温阀芯而不支持高速模式（3.4 Mbit / s）。果需要高速模式（Hsmode），设计应大大取决于标准模式和快速模式，初始条件被简化和的重复开始条件发生改变时，没有考虑到，只涉及启动和关闭条件。
生这种情况：只有一个FIFO用于存储数据，因此存在一些限制：设计没有考虑表面积，速度和功耗。
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