随着基于IP核重用的SoC设计技术的发展，SoC阶梯不断扩展，芯片模块之间的通信问题变得越来越重要。文档描述了可用于传感器阵列中央芯片的SPI接口模块的设计。设计可以在主从模式下灵活配置，并且在主机配置期间可以支持基带控制器。后，详细的功能检查表明该设计可以遵循SPI通信协议并提供可靠的性能。带; SPI;接口模块; IP简介随着基于IP内核重用的SoC设计技术的发展和SoC设计不断增加的功能要求，其范围不断扩大，集成IP模块的数量不断增长。加。片的不同模块之间的通信问题变得越来越重要，并且出现了许多通信协议[1]。而，由于处理器需要越来越多的外围设备，串行总线相对于用于并行总线的接口线数量的优势逐渐显现。我们需要在集成模块之间进行通信时，例如微控制器和一些低速设备，就没有必要使用过于复杂的协议[2];在这一点上，SPI（串行外设接口）将是非常好的选择它具有简单的电路结构（只有四个接口线），可靠的通信等优点。更适用于集成模块和片上器件的中低速数据传输。现SPI协议的IP核已成为业界设计的热点之一[3-7]。本文中，我们将介绍一种可以在主从模式下灵活配置的SPI设计，并且可以在主机配置期间支持基带控制器操作。SPI协议分析（SPI工作原理）SPI有两种工作模式[8]：主模式和从模式，主模式操作为主模式，从模式为从模式。SPI接口信号在两种工作模式下都不能以相同的方式工作。有主设备才能启动数据传输。以通过写入主站的数据寄存器来启动数据传输。数据传输期间，SCLK串行时钟同步MOSI和MISO数据线的传输和采样。于与外设的数据交换，可以根据器件要求配置输出串行时钟极性（CPOL）和相位（CPHA）;当然，连接的主设备和从设备的时钟和相位必须一致。
中，时钟相位（CPHA）可以被配置为选择两种不同传输协议中的一种用于数据传输。输时间在图1和2中示出（使用8位数据作为示例）。特定的应用中，为了完成诸如读取基带控制器之类的操作，必须一次传输几位数据，包括读和写命令，地址，数据等，具体内容与从设备有关。取或写入基带寄存器时，APB总线信号在开始每个操作之前被帧化。用一种添加头字节的方法，其中bit [7]表示读/写操作，bit [3]的bit [0]是读/写地址并从MOSI序列化。
果是写操作，则后面跟着要写入的数据。如，基带控制器的写定时如图3所示，此时CPOL = 1’b0，CPHA = 1’b0。应的从机将采样主机的MOSI结果分别写入对应于读/写指示，恒温阀芯地址线和输入数据的寄存器，并将寄存器数据放入寄存器中。输通过其MISO输出转换。SPI接口模块的设计与许多IP模块的设计相同：我们使用关键特性和规范的定义来阐明设计目标。标被分解为自上而下的方法，每个子模块分别实现和集成。拟地面功能。口模块顶层设计我们设计的SPI控制器是基于AMBA的基于APB的设备类型接口模块，由主机主机通过APB总线操作，另一端。过SPI总线连接到外部设备。据SPI的功能定义和工作原理，您可以获得SPI接口模块的框图，如图4所示。了四个中断信号外，SPI接口模块还需要14个I / O端口，主要由APB总线信号和SPI总线信号组成。中，APB信号对于主从模式是通用的。于APB总线信号的定义，参见参考文献[9]。于SPI信号，为了满足不同可配置SPI工作模式的需要，有必要设计比模块中SPI协议更多的接口信号。中，txd相当于主模式下的MOSI，从模式下的MISO，主模式下的MOSI和从模式下的MISO。模式设计的实现该接口模块支持可编程数据帧格式（数据宽度为4/8/16/32位），以及四种可编程传输模式：基带读写，发送和接收，仅发送，接收。在，每个组件模块如下所示：APB Slave主要负责地址解码，接口模块连接到ARM APB总线。过该模块，ARM可以严格按照APB总线协议读写相应的控制寄存器和数据FIFO，从而实现对模块和外设的控制。存器包含各种控制寄存器，状态寄存器。
块激活后（spe = 1），模块可以开始正常工作。频逻辑用于通过主模式中的逻辑分频变量实现pclk信号的分频控制。内部减法计数器为零且SPI处于活动状态时，该除法变量有效（置位），并包含在状态机控制逻辑（FSM）和端口控制逻辑中。断逻辑用于实现中断控制，允许ARM对SPI执行适当的操作，例如读取和写入数据FIFO。图4所示，该模块可以生成四个独立的屏蔽中断：spi_txe_intr，spi_txo_intr，spi_rxf_intr，spi_rxo_intr。
据FIFO用于缓冲数据。两个FIFO，RxFIFO和TxFIFO。每种工作模式下，有两个移位寄存器（移位寄存器）用于串行到并行转换。外，还定义了中间变量tx_loaddata。
每次数据传输之前将tx_loaddata加载到移位寄存器中。tx_loaddata的值与数据传输模式有关。表1所示.FSM控制SPI模块的数据传输过程，以完成SPI转发同步的控制。FSM仅用于主模式。状态转换图如图5所示。们使用两个计数变量：da-ta_num和phase_cnt来控制数据传输。中，data_num大致生成逻辑：当它只是接收模式时，data_num的初始值由控制寄存器读取，否则每对FIFO Tx写入一次，数量为从1递增到1，每个数据在传输每个数据项后递减。Phase_cnt由FSM的状态和配置的数据帧宽度的格式决定。有当phase_cnt等于零时才传送FSM的状态。Data和Head中，关系如表2所示。
中dfs是SPCR0控制寄存器中的数据位宽控制位。完整数据传输结束时，根据传输模式确定接收移位寄存器的数据是写入RxFIFO还是写入寄存器。产生数据传输请求时，根据传输模式将其传输到头和数据（仅当读或写基带寄存器时）。数据帧的报头传输结束后，磁头输入数据。Head或Data中，发送和接收状态由时钟的phase-cnt的计数值除以pclk来转换：当它是偶数时，它是传输状态，SCLK等于CPOL ^ CPHA;当它奇怪时，它是接收状态，SCLK等于！ CPOL ^ CPHA; SS还由FSM状态和phase_cnt值确定，以确保传输定时。须考虑到，当scpha = 1时，可以在没有SS为高的情况下执行连续数据传输，并且当scpha = 0时，SS在连续传输之间必须为高并且两个处理被不同地处理。开始传输和连续传输之间。End和Start可用于确定初始传输之前的SS值。置为从机时，从机模式设计的实现，FSM部分和横截面不起作用;其相应的传输控制逻辑包含在端口控制逻辑中。根据接收到的SPI信号进行控制，以完成数据的接收和传输。他组件与主机的工作方式类似。们将SCLK_in转换为SCLK_s，以便从SPI始终在SCLK_s的上升沿传输数据，下降沿对数据进行采样。换逻辑是：分配SCLK_s =（scpol ^ scpha）？ SCLK_in：~SCLK_in;在传输开始之前，如果传输模式发送或发送和接收，则TxFIFO不能为空。们定义了一个计数器来计算Sclk_in的上升沿。cnt_threshold阈进行计数，它表示一个完整的数据传输完成时，它必须写入Rx和根据需要新的数据加载到Txshift_reg，然后将计数器复位到零，来确定cnt_threshold值通过配置的数据帧宽度格式。这种方式，从设备在输入信号SPI的控制下完成相应数据的传输。SPI接口模块仿真验证为了确保设计的准确性，我们进行了详细的功能仿真。先，运行VCS进行RTL仿真。RTL级的仿真包括在硬件描述语言仿真软件中模拟代码文件的功能，以检查逻辑功能是否正确。据模块的功能，我们首先分解详细的测试点，然后引入不同的激励来构建模拟。涵盖了用于在主模式下读取和写入数据的基带寄存器模式，包括SPI，以及在主从模式下各种其他传输模式下的不同长度的数据帧。中，主模式SPI写入基带控制器的仿真波形如图6所示。先，SPI模块的SPCR0和SPBRR分别配置为32’h0x603c并且执行每个读取操作，然后写入SPCR1并同时开始数据传输操作。样，图7显示了SPI主模式发送和接收时的波形。
先，两个SPI的相应SPI接口信号连接并复位一次，然后配置为主从模式。机的SPCR0和SPBRR分别配置为32’h0602d和16’h0x02，从机的SPCR0分别为32’h0402d。后，读出动作确认的同时该寄存器的值：所述32’h12345678和32’h55551432数据被分别写入到从和主机，的SPDR1（TXFIFO）。据传输也将同时启动。输完成后，分别读取主从SPDR1（RxFIFO），并获得从数据和主机32’h12355678。图6和图7中可以看出，SPI可以成功地完成相应的操作。外，通过在基于SoC的系统总线APB连接SPI，该系统包括ARM内核，ROM，AHB，APB和所连接的桥和系统代码被改变，并且在FPGA中实现完成FPGA原型验证平台的构建。过在验证平台上执行验证码C来验证功能的准确性。要本文对现有的接口协议进行了比较，重点介绍了SPI串行总线接口和应用的优点。回顾了SPI接口协议的特性后，基于SPI的多方面应用，完成并验证了SPI接口模块的设计。计过程采用典型的自上而下方法。设计可以灵活地用于基于AMBA APB的典型SoC系统中。天，随着芯片方面基于IP的系统的快速发展，IP设计的研究具有普遍的现实意义。
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