基于对MIL-STD-1553B总线协议的全面了解，设计了基于FPGA的BC总线控制器模块。下方法用于以VHDL语言编写总线控制器的程序代码，并在FPGA平台上对发送器进行测试。
果表明接收器的逻辑功能符合设计要求，即同步索引完全符合协议规范并实现总线。制器的功能。MIL_1553B; FPGA;总线控制器中图分类号：TP336文献标识码：A文章编号：1009-3044（2012）01-0207-04Conception BC模块MIL-STD-1553B基于FPGALI鹏，郑彬（中国中北大学，中国太原030051）摘要：本文在深入理解MIL-STD-1553B机制的基础上，提出了MIL-STD-1553B的总线控制器模块设计。于FPGA的自顶向下方法，它对FP模型有效吗？嘎。果表明该设计满足了总线标准的同步要求。键字：MIL_1553B; FPGA; MIL-STD-1553B总线控制器属于美国。20世纪80年代，军方制定了军用飞机和车辆的军用公交标准，广泛用于各种军用，民用和海上交通工具。于其高速，可靠和实时的特性，它已得到国际社会的认可，并发展成为国际公认的数据总线标准[1]。线处理器是1553B总线系统中最关键的部件，BC总线控制器作为总线系统的核心，已成为1553B数据总线设计的核心。B是时分控制/响应多路复用数据总线，包括串行传输电缆，BC总线控制器，RT远程终端和MT总线监视器。线上的所有消息传输都由总线控制器（BC）启动，总线控制器必须响应（回复）所发出的命令并执行相关的操作。
信总线上最多可以挂32个远程终端，传输介质采用屏蔽双绞线，提供良好的噪声抑制等。1553B总线的数据传输速率为1 Mb / s，单个消息传输中最多可传输32个字。有简单传输的持续时间短，实时性能良好[ 2]。用1553B总线协议的通信模块的家庭解决方案基于进口的1553B总线协议芯片，如UT的UT153B协议芯片和DDC先进的BU-61580协议处理芯片。然这些芯片可以完成协议。
能性但昂贵且不灵活，这些弱点在一定程度上限制了设计能力。着1553B总线在各个领域的广泛应用，为了满足低成本和高灵活性的要求，提出了一种基于FPGA技术的新方法来实现1553B数据总线控制器。般系统设计本文使用ALTERA系列cycloneII FPGA芯片作为中央处理协议。种类型的1553B总线接口终端的设计包括四个部分：模拟收发器，总线接口模块，总控制模块和处理器接口模块，所有这些都必须执行文字处理和消息处理，而BC是排列在线上的唯一消息。分配用于在数据总线上初始化信息传输任务以执行建立和发起数据传输任务的终端的终端。于BC函数，FP部分的逻辑结构？ GA如图1所示。能模块BC主要包括：数字收发器，命令字发送器，地址控制器，数据解码器，数据传输控制器，控制器错误检测和存储模块。字收发器数字收发器主要由数字传输模块，数字接收模块和时间延迟检测模块组成。BC模式数字发送器模块的主要功能是从子系统接口接收16位1553B数据（指令字和状态字），并将其发送到模拟发送器曼彻斯特1Mbps编码串行数据，用于传输到1553B总线。部分是曼彻斯特代码，其将单极性零返回码（NRZ）转换为单极曼彻斯特码，执行同步头的编码，以及生成奇偶校验位并执行数据。/或频道转换[3]。操作状态图如图2所示。系统接收到发送数据的指令时，它首先确定要传输的数据类型并生成相应的同步头。着时间的推移，要发送的16位数据被串行并行转换，并生成相应的奇偶校验数据。后，根据1553B的标准格式，在曼彻斯特码中对同步字和数据字的校验位进行编码。据曼彻斯特II编码特性，每个数据位0或1编码为2位，1553B总线的传输速率为1 Mbit / s，即每位的宽度是1毫秒。此脉冲宽度至少为500 ns。需的最小时钟频率为2 MHz。于不同的时钟源，可以通过分频器电路获得2MHz。码器的输入时钟mclk为2 MHz，传输时钟为2 MHz。产生同步头时，控制信号在移位开始时发送，16位数据为通过并行/串行转换进行转换。钟用于同步报头生成。钟由两个生成。于发送单元使用的时钟为500 ns，即每位500 ns。步头的长度为3，000 ns。此，同步头由6位表示，每位使用两位，奇偶校验位使用两位。
此，1553B总线的整个数据由40位表示。传输的数据（曼彻斯特II型代码），前3位是同步头。于同步头是无效的曼彻斯特码，因此应特别处理。了在检测到编码授权之后正确地生成同步头，需要使用Commd / Data输入信号。信号既用作编码使能信号又用作编码同步头类型。
Commd / Data = 1表示必须生成命令字或状态字的同步头。据协议1553B的描述，有必要生成高级3位6位无效代码，然后是3位低电平。Commd / Data = 0表示应该生成数据字的同步头。就是说，有必要生成无效的3位低电平3位然后低电平3位代码。果（mclk’event和mclk =’1’）则ifif（Commd / Data =’1’）thensync_bits（5从0到0）<=“000111”; – 生成命令同步头elsif（Commd / Data =“0”）thensync_bits（5 downto 0）<=“111000”; – 如果生成数据同步头结束;如果;的第四到的数据的19位是数据位，恒温阀芯根据曼彻斯特码编码格式，对于每个位，设置其自身的否定，只需对的逻辑类型0和逻辑1型代码的定义键入曼彻斯特II，从而实现编码。据的第20位是奇偶校验位，而1553B使用奇校验位。此，16位数据的位异或仅仅是偶校验，然后获得逆奇偶校验。字接收器的主要功能是曼彻斯特对所接收的数据进行解码，以单极曼彻斯特代码转换为在非返回一个单极性码到零（NRZ）和同时完成同步时钟的提取，中同步头。证，数据检测，曼彻斯特II代码错误检测，奇偶校验检测，字数/位数和串行/并行数据转换。收单元的时基是2 MHz输入。据标准，只有两种类型的同步头是“01”和“10”。据该标准，误差范围为每月150 ns，同步头的前半部分的脉冲宽度为1500 n±15n0s。图3所示，如果计数为2 MHz，如果计数器的计数为3，则认为是同步头的前半部分，否则接收单元继续检测到同步头。步头后半部分的脉冲宽度为1500 ns。
果计数器的计数为3，则认为它是同步头的后半部分。
旦接收器检测到有效的同步头，就启用数字锁相环以检索同步时钟。似地，检测由曼彻斯特解码的16位NRZ数据。彻斯特II代码的特征是在每个数据脉冲的中间存在电压跳跃，这使得可以将数据的解码从转换边缘分成两部分。部和后部半体的可能长度是15Ons 500和1000个±15Ons，只要该范围为上述范围内，它可以认为数据位是reçu.L’inversion位的在边缘的第二半是位数据的值。令生成器BC是发起数据传输任务的终端。
BC模式中，用于解码和发送命令/传输字的控制字的控制模块仅终止由BC本身发送的命令字的解码，由RT接收的状态字和由RT接收的数据字，然后是控制信号，例如相应的地址，RAM的读和写命令以及读和写地址。模块的逻辑结构如图4所示。4逻辑结构地址控制器地址控制器根据不同的BC模式从不同模式导出读地址和RAM地址信号。址控制由两部分组成：地址转换和地址选择。逻辑图如图5所示。
址转换部分接收来自传输控制字模块的地址加载信号，数据字计数值和来自地址转换部分的rxrdy，txrdy信号。于转换地址信号的数字收发器地址选择部分根据来自字模块的地址选择信号确定BC当前输入的RAM的实际地址是读地址还是写地址。动控制。SEL设置为’01’时，BC从RT接收数据字并将其存储在RAM中，表明写地址有效;当它为’10’时，BC从RAM中检索数据字到RT，表明读地址有效。图5中，总线接口设计过程中的逻辑图错误检测控制器确保了电路的可靠运行。误检测是必不可少的元素。本设计中，可靠性设计主要由软件完成，接收数据由奇偶校验方法编码和检测，以及系统时间要求，如消息间隔和时间等。括RT响应以及消息的单词。数检测等，以便通过添加少量硬件可以快速完成错误检测任务。模块主要包括字数部分和RT响应时间检测部分。计数部分负责对发送/接收的数据进行计数，并将其与相应指令/状态的字数进行比较，以确定数据字的数量是否正确。RT响应时间的检测主要负责检测从BC发送命令到RT响应响应之间的时间差，相对于正常响应时间范围[4]。BC接收到RT发送的状态数据时，状态字解码器控制器必须检测远程终端地址字段的状态信息，消息错误位，测试装置，服务请求位，奇偶校验位等，来自数据。端口RAM双端口RAM是整个总线控制模块的存储空间，提供总线模块和主机PC之间的通信介质。存储器通过调用FPGA中LPM功能块的LPMRAM功能来实现。
计总结根据一般系统设计方案，采用自顶向下的设计方法，设计各功能模块：信号在模块之间传递，逻辑关系清晰，有利于调试和调试。改。时，可以直接调用每个多路复用单元，从而节省系统开发时间和系统资源。序仿真为了验证设计的准确性，使用Altera开发软件Quartus 9.0模拟程序。图6所示，当commd信号为低电平时，BC端子从RAM端口发送0X5A5A数据，BC模块转换的1553B数据由tx表示。
数据传输完成时，传输准备信号txrdy被设置为1并且随后的数据准备好被传输。BC模块传输数据模拟方案图7是BC模块接收数据的模拟图当读取数据读取信号设置为高时，接收器从rx端口接收串行端口5A5A信号并且从数据输出端口序列化。行数据。完成数据的接收时，接收准备信号的信号rxrdy被设置为1并准备接收以下数据。7 BC模块接收数据仿真图可以看出，不同的设计功能正常运行，可以满足1553B总线接口电路的设计要求。论MIL_STD_1553B总线的范围非常广泛，使用FPGA执行其功能可以更方便地调试系统，同时降低应用成本。时，由于所述1553B总线的复杂性，基于FPGA的总线控制模块的设计不可避免地具有不足之处，以便在1553B总线的功能的逐步改善已成为一般研究的轴线FPGA技术。
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