本文使用FPGA实现了一个多端口帧缓冲控制器。制器具有FIFO接口，允许跨多个通道对数据进行并行读写操作。外，还针对图像数据的特性执行SDRAM控制器的操作的优化，并且提高了控制器的图像数据的读取和写入的效率。计的控制器IP核可以很容易地应用在图像处理系统中，应用前景非常好。
FPGA;缓冲存储器; SDRAM控制器分类号：TP391文献代码：A文章编号：1009-3044（2012）13-3181-03基于一个SDRAM控制器端口的帧缓冲器的设计的电子钟multiplesWANG峰（学校和兰州交通大学信息工程学院，兰州730070）摘要：本文开发了一种基于FPGA的多端口帧缓冲控制器，其接口类似于FIFO。SDRAM控制器提高了控制器读写操作的效率，恒温阀芯可轻松应用于图像处理系统，并提供了一个充满希望的未来。键词：FPGA;帧缓冲; SDRAM控制器在集成图像处理系统中，通常需要在使用图像算法处理之前缓存大量图像数据。SDRAM用作通用系统中的高速缓冲存储器。
速，低成本的SDRAM芯片非常适合缓冲图像帧，但SDRAM接口实现起来很复杂，这使系统的设计变得复杂。文设计了一个带FIFO接口的多端口帧缓冲控制器，设计的系统采用多端口功能，实现读写操作的同步操作。
使您可以充分利用SDRAM内存的优势，并消除因使用SDRAM而导致的接口复杂性。种具有多端口功能的SDRAM控制器具有以下优点：（1）接口信号非常简单，类似于FIFO接口。（2）多通道并口，灵活提供用户所需的通道。
高速缓存控制器设计该控制器可以对SDRAM存储器执行并行多端口访问，这不仅可以实现SDRAM存储器操作，还可以为外部提供简单的FIFO类型接口，促进系统的整合。端口存储器控制器的结构如图1所示。缓冲控制器原理图图1多端口帧缓冲存储器控制器主要由FIFO用户接口单元组成， FIFO仲裁器，全局仲裁器，刷新控制定时器，命令解释器和数据路径控制器：FIFO用户界面模块：系统使用FIFO用户界面执行并行乒乓数据操作。些FIFO用于缓冲从通道外部输入的图像数据信号，并且由FIFO产生的控制信号，例如固态数据，空白数据等，被传输到模块。
FIFO裁判。FIFO仲裁器：在模块中分析由FIFO发送的控制信号，以确定优先执行哪个FIFO通道数据请求命令。判仲裁FIFO的结果被发送给全球仲裁员以处理决定。新命令定时器：该模块用于产生刷新信号。出刷新信号被发送到全局仲裁器以分析仲裁是否正在执行刷新操作。局仲裁器模块：全局仲裁器根据当前状态，命令分析器操作返回信号和FIFO仲裁器状态生成下一个时钟操作状态。决于当前状态，并根据当前状态，并说明下一个时钟的运行状态。制器发出控制名称，这是整个帧缓冲控制器的关键部分。
令解释器：命令解释器负责分析发送的命令字和控制SDRAM所需的同步信号的产生。据路径控制器：数据路径控制器用于控制数据路径。
据路径控制器控制SDRAM数据总线上的信号（DQ数据）何时有效，并基于数据模块的输入避免总线上的读和写操作之间可能的总线冲突。高的水平。上述模块中，全局仲裁器是设计的关键和难点，下面将详细说明该模块。
局仲裁模块的设计全局仲裁器负责控制整个控制器的运行状态，是该模块的基本模块。球裁判负责负责任地延长整个控制器的运行状态。时域中，图像处理系统中的图像数据从图像传感器输出到存储系统而没有中断，并且在线之间存在一定的时间间隔，并且静止图像线构成图像数据的帧。计的场控制器对图像数据的传输特性执行整行图像数据的读和写操作。句话说，控制器可以执行读取整行图像数据和写入整行图像数据的操作。计可以改进。统的运行效率。局仲裁器中包含的状态如下：刷新状态：由于SDRAM芯片必须执行连续刷新操作以在SDRAM上电期间保持数据，因此该状态用于生成刷新信号。新信号首先通过刷新计数模块产生的定时信号发送到全局仲裁器，刷新信号由控制分析器生成后续的SDRAM芯片，读/写操作。WRITE状态：在WRITE状态下，系统根据SDRAM页面模式下写操作的时序完成整行图像数据的写操作，也就是说保存在写入FIFO中的图像数据被写入SDRAM芯片。面模式下写操作的同步如图2所示：图2根据前一页模式下的写同步图同步页模式写操作，有必要执行多个命令以完成页面模式写操作。如，假设应用系统中图像线的图像是1024点。个操作过程如图3所示：操作的设计必须终止图3的命令分析器中的命令以允许写入1024个图像数据点。三种操作，全局仲裁器向下级命令解析器发送三个相应的命令，并且由命令解析器执行SDRAM芯片的特定操作。三个命令是：:)激活命令：SDRAM同步需要在读取或写入行数据时激活该行。行只能在激活该行后使用。它进入活动状态时，全局仲裁器发出激活命令和对应于命令分析器的地址信号。定的激活操作由命令分析器执行。据写入命令：在写入状态下，全局仲裁器向命令解析器发送写入命令。令解析器负责特定的写操作。向命令解析器发送写信号时，全局仲裁器还必须将特定列地址发送到命令解析器。页面模式下，控制器只需要将地址信号发送到SDRAM芯片，SDRAM芯片内的列地址发生器自动将1加到当前地址，这样SDRAM自动在相应的行中写入所需的数据长度。某一部分。将释放控制器并记录控制器的同步操作。加载命令：预加载操作包括禁用开放线。
行全行图像数据操作。局仲裁器发送的控制信号由控制分析器统一执行。令解析器的命令解析器负责解码由分层模块输入的命令。
旦解码完成，它就执行解码命令。
于不同的命令以不同的周期运行，因此模块必须根据命令生成相应的操作。如，在全页读取模式下，当命令解析器从全局仲裁接收预充电命令以终止数据操作时，它会根据操作同步规范生成预加载信誉SDRAM芯片。于生成预充电操作的代码如下：模拟和调试在每个模块的设计之后，整个模块构建在上层然后进行模拟。得的仿真波形如图4所示：图4三端口控制器的最终仿真帧缓冲控制器在signaltap II中在线调试。到的调试结果如图5所示。论本文开发了一种用于图像处理系统中图像缓存模块的多端口帧存储器SDRAM控制器，可以在多个端口上并行执行读写通道数据。端口帧缓冲控制器可以充分利用图像数据的存储特性来提高操作效率，并且可以通过使用图像的特性消除由使用SDRAM引起的接口复杂性。FIFO传输。制器的调试结果表明，所设计的控制器满足定时功能的设计要求，所设计的控制器具有一定的实用价值。
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