本文档介绍了DMA读写操作的工作原理和过程，分析了DMA控制器设计中的子模块划分功能，并列出了读操作的功能仿真验证结果。写作。于FPGA的DMA设计在硬件压缩系统中实现并应用。
DMA; FPGA;压缩分类号：TP273文献代码：A文章编号：1674-7712（2013）06-0042-03随着计算机技术的发展，在主机和设备之间停止数据传输的速度成长。主机和设备之间的数据传输是CPU的管理下，所述同步控制的管理方法，I / O这一事实涉及将信息在CPU和接口之间传送的方式。用的I / O同步控制方法包括：程序控制，中断控制和直接存储器访问（直接存储器访问或DMA）。用数据传输模式（程序控制，中断控制）在CPU的控制下执行，即CPU将地址和控制信息发送到地址总线，然后将数据传输到数据总线并通过CPU的累加器传输到控制总线。存储单元或外围端口。
次传输的位数受到限制（不超过CPU数据线的宽度），数据传输速率远低于存储器中的存储速率。果，CPU的频繁数据传输效率非常低，并且特别不适合于实时数据传输。DMA模式允许在外部设备和存储器之间直接读取和写入数据，而不会由CPU临时存储。DMA模式下的数据传输仅由DMA控制器通过系统总线控制，没有CPU的干预或限制，数据传输速率得到显着提高。常适合高速大规模数据传输。
文介绍了已应用于硬件压缩卡的DMA控制器模块。控制硬件压缩卡和主机之间的数据传输，提高了传输速率，减少了CPU的资源消耗。件压缩卡如图1所示。由三部分组成：PCIE模块[1]，DMA模块和压缩模块。PCIE模块是Xilinx IP内核，DMA模块控制主机和压缩模块之间的数据传输。件压缩卡基于XilinxV6ML605开发板设计测试。DMA模块的设计和实现主要在下面讨论。1DMA工作原理DMA数据传输工作流程图如图2所示。
先，I / O设备向DMA控制器发送请求。接收到来自I / O设备的请求之后，DMA控制器向CPU发送总线请求以请求CPU离开总线控制。CPU响应后，DMA控制器支持总线并控制存储器和I / O设备之间的数据传输。预定义的数据传输完成后，DMA控制器设置信号总线请求无效并偏离总线命令。旦CPU检测到总线请求信号无效，总线响应信号就被设置为无效，系统总线命令被恢复，当前指令的当前总线周期被中断。过DMA继续[2]。DMA操作分为DMA写操作和DMA读操作，如下所示：描述了读写操作的处理过程。DMA写操作当压缩模块将数据转发到主机内存时，发送引擎会生成TransactionLayerPacket（TLP）。时，写控制和DMA状态寄存器指定地址，位宽，有效负载和TLP数[3]。一个TLP起始地址由WDMATLPA（WriteDMATLPAddress）寄存器给出。下TLP的地址由WDMATLPA寄存器的值加上WDMATLPS（WriteDMATLPSize）寄存器的值确定。入存储器时，指定数据模式。TLP的数量与WDMATLPC（WriteDMATLPCount）寄存器的值相同时，将生成中断。3是DMA写操作的流程图。DMA读操作当主机将数据传输到压缩模块时，接收引擎会分析读入内存的TLP的信息。信息提供目标地址，数据大小，有效负载内容和发送的TLP数[4]。一个TLP的地址由RDMATLPA寄存器（ReadDMATLPAddress）给出。输时另一个TLP的地址由RDMATLPA寄存器的值加上RDMATLPS（ReadDMATLPSize）寄存器的值给出。TLP标记的值增加0，确保每个数据包都是一个数字。响应读入存储器之后接收完成分组。送引擎监视数据的完成并计算接收的数据总数。接收的数据与所请求数据的大小匹配时，产生中断，下载表明DMA传输正在终止。外，在发送引擎中执行错误检查。成加载的值必须与RDMATLPP（ReadDMATLPPattern）寄存器的值匹配。负载是RDMATLPC（ReadDMATLPCount）的值乘以RDMATLPS的值。4是DMA读操作的操作流程。DMA硬件结构DMA控制器的硬件结构如图5所示。包括传输引擎，接收器引擎，DMA控制/状态寄存器组，读请求包装器和DMA接口。TO-邮编。送器电机和接收器电机已连接。PCIE事务层接口，DMA-TO-Zip接口连接到Zip压缩接口。送引擎负责处理数据包数据包：组织和转发传输的事务，未传输的事务和已完成的事务数据包。输引擎由传输状态机TRN，完成包生成模块，非返回读请求生成模块，请求生成模块组成。作和FIFO。送TRN状态机实现TLP数据包发送功能到PCIE事务层接口[5]。态机从FIFO读取头信息并确定事务类型是否包括数据传输。果是DMA读请求，则数据包仅包含数据包头而不携带任何数据;如果是DMA写请求，则数据包包括包头和传输数据;如果它是对读取请求的响应，则从Zip压缩模块接收的数据满足请求的数据。几小时内，响应于读取请求发送报头和数据组分组。成分组生成模块从接受引擎存储器接收读取请求，并生成在FIFO中缓冲的完整报头，以从状态机TRN发送读取。请求生成模块从该组DMA状态寄存器接收读DMA请求，并生成读头以终止DMA读事务。FIFO中发送头缓冲器以将读取发送到状态机TRN。
请求生成模块从该组DMA状态寄存器接收DMA写请求，并生成写头以执行DMA写事务，该事务被生成并放入FIFO发送TRN状态机读取。收引擎接收引擎对从PCIE中央事务层接口接收的TLP数据包进行解码，并根据头中的FMT和TPYE的值确定操作的事务类型包，例如，如果FMT-TYPE是7’b10_00000对应于存储器写事务，相应的数据被缓冲在FIFO，转移到DMA-TO-Zip的界面，恒温阀芯然后传送到用于数据压缩的Zip压缩模块。果对应于7’b00_00000 FMT-TYPE对应于存储器读事务时，读取请求信息被发送到发射器引擎模块，以使其能够从ZIP压缩模块返回数据。送引擎组数据包后，它将其发送到PCIE事务层接口并响应读取请求。DMA控制/状态寄存器组DMA控制/状态寄存器组负责与CPU通信，CPU映射到PCIE存储空间并连接到用户应用程序逻辑。CPU可以通过内存中的读写来访问[6]。须在数据传输之前初始化控制寄存器组，并在传输完成后通过状态寄存器通知CPU。1列出了注册银行的功能。请求包读请求包由两部分组成：FIFO和溢出时间监视电路。FIFO缓冲发送引擎发送的读请求包。括读取请求的长度和目标地址。收引擎将未压缩的数据发送到Zip压缩模块以完成读取请求。限时间监控电路用于监控读取请求的响应时间。果超过预设时间，则会生成错误消息并将其发送到主机。DMA-TO-Zip接口DMA-TO-Zip接口通过握手机制在DMA和Zip压缩模块之间执行数据交互。真和验证功能DMA写操作模拟测试DMA启动将数据从Zip压缩模块传输到系统存储器的操作。操作首先传输双字并写入控制寄存器以启动传输。后发送分组。图6所示，该图是DMA写操作的模拟。2描述了图6的传输引擎的信号.DMA写操作参数定义如下：DMA写操作：当目标设备准备好接收数据时，引擎发送器组织并发送从trn_td端口发送的一系列DMA写操作，并且数据包大小与发送数据的大小有关。送第一次数据时将trn_tsof_n设置为低，发送最后一次数据时将trn_teof_n设置为低。所有DMA读取序列都已成功传输时，将mrd_done设置为High。成此操作。DMA读操作仿真测试DMA启动从主机存储器到Zip压缩模块的数据传输操作。先，从发送引擎模块向PCIE发送读入存储器。Zip接口被发送到Zip压缩模块。7显示了DMA读操作的时序图。3描述了图7的接收引擎中的信号.DMA读操作参数定义如下：
本文转载自
恒温阀芯 https://www.wisdom-thermostats.com