为了在集成系统设计中实现SDRAM访问，恒温阀芯基于AMBA总线规范的SDRAM控制器设计方案？建议AHB。
AMBA总线是第一次提出简要和然后的说明书中，基于整个存储器控制器的帧的整体设计，SDRAM控制器的原理的实施和子模块的具体划分。整的控制器设计采用Verilog HDL语言实现，并通过了Modelsim仿真和FPGA验证。真结果表明，所设计的控制器符合SDRAM内部指令的操作和严格的同步要求。AMBA巴士; SDRAM控制器; FPGA; Simulation Modelsim CLC编号：TN710？ 34文件代码：项目的标识符：1004？ 373X（2013）19？ 0083？ 03简介采用大规模集成电路，高速，低功耗由于高密度存储技术的发展[1]，动态存储器SDRAM由于其大而成为PC存储器的标准容量，高速和低价格。是，SDRAM的内部控制逻辑非常复杂，同步条件也非常严格[2]。此，有必要设计一个特殊的SDRAM控制器，以允许系统访问SDRAM。存控制器是AMBA总线之间的接口吗？ AHB和集成微处理器的片外存储设备。完成来自总线主设备（CPU或DMA）和片外存储设备（SDRAM或SRAM）的数据传输，以及其性能和性能。确定集成微处理器支持的外部存储器类型和访问外部存储器的速度，从而决定整个集成系统的处理速度[3]。AMBA总线规范已成为嵌入式微处理器嵌入式总线的标准[4]。
设计基于AMBA总线标准。持嵌入式系统的通用存储器类型的存储控制器IP具有重要的实际意义。AMBA总线简介图1 [5]显示了基于典型AMBA总线的微控制器架构。包含一个高级高性能性能总线（AHB）或ASB作为系统骨架，允许CPU或DMA模块与片外存储器之间的大量数据，以实现高带宽。外，这种高性能总线具有连接低带宽APB的桥接器，而大多数系统外围设备连接到APB。户可以根据此规范独立设计微处理器和设备IP地址，从而提高系统开发效率和模块可重用性[6]。中，AHB总线是支持高性能的多主总线系统用于高性能，高时钟频率，这确保了CPU和存储器芯片外之间的有效连接的总线。
整的AHB传输过程可以分为地址传输阶段和数据传输阶段，地址传输阶段传输地址和控制信号，数据传输阶段传输数据。写数据和响应信号。AHB总线支持流水线传输，这意味着下一个地址传输阶段可以在先前的数据传输阶段同时执行，并且不同的传输阶段可以重叠以提高传输速度。统数据处理。SDRAM存储器的功能原理SDRAM是一种高速，大容量的同步动态存储器，与SRAM等静态存储器相比，具有容量大，速度快的优点。格实惠，已成为图像处理中常用的数据存储器[7]。是，由于SDRAM存储器的特殊结构，必须在SDRAM上连续执行预加载，更新和类似操作，以避免数据丢失。SDRAM的内部操作是由总线命令，它们共同由RASN信号，CASN和WEN生成，如表1所示（H和L表示高电平，低电平）来实现。旦SDRAM打开，它必须以某种方式初始化。电稳定后，存储器不接受NOP以外的任何指令100μs。100μs之后，预充电命令[8]通过控制器发送到SDRAM的所有存储体，以便SDRAM的所有存储体进入待机状态。后，在SDRAM上连续执行两个自动更新操作，以使SDRAM芯片和计数器的内部更新进入正常操作状态。个刷新周期完成后，SDRAM模式寄存器用于确定SDRAM的工作模式。
个初始化过程如图2所示.SDRAM控制器和AMBA总线之间的关系？ AHB此设计基于AMBA总线的从模块？ AHB。SDRAM控制器位于集成AHB总线和片外存储设备之间，并作为从设备连接到AHB总线。须通过总线接口模块AHB接触AHB总线，它必须符合AHB总线标准，在另一侧，以提供控制信号给外部存储装置，以允许读操作并写上它。制器是否接收符合AMBA总线的数据传输请求？总线主控器的AHB用于在SDRAM中产生正确的读/写控制信号，以完成总线的数据传输请求。AMBA 2.0总线为嵌入式微控制器定义了一组片上总线标准。此，该设计是基于该规范独立设计的IP设备[9]。SDRAM控制器系统设计体系结构SDRAM控制器和整个系统中的AHB总线接口之间的连接关系如图2所示。3. AHB™从属总线接口电路AHB™从属总线接口电路用于执行SDRAM控制逻辑和AHB™主站之间的信号传输。
为指定由AMBA总线时从总线时钟和HREADY信号（由从设备发送的）的上升沿从属AHB总线（从）是高时，控制信号总线，数据信号，地址信号等必须锁定AHB总线。于内部解码模块和其他模块。线地址解码总线AHB可以挂钩若干从设备，例如从设备A和从设备B，如图2所示。此，在读和写操作中，必须解码总线的读/写地址以确定总线正在访问的从设备，并产生相应的内部芯片选择信号。SDRAM控制器SDRAM控制器由五个模块组成：SDRAM控制器模块，控制接口模块，命令分析模块，地址数据多路复用总线模块和数据路径模块。SDRAM控制器模块是顶级模块，通过实例化其他四个子模块作为整体连接。块控制接口模块控制接口进行解码，并存储所述AHB总线信号和SDRAM控制寄存器的信号，并发送该解码的命令NOP，WRITEA，READA，刷新和PRECHARGE LOAD_MODE和ADDR命令分析模块。制接口模块还包括刷新电路，用于为命令解析模块生成周期刷新命令，以向命令模块发送刷新请求。从控制模块接收到更新请求之后，减法计数器重新加载该值并重复上述过程。
本设计中使用SDRAM存储器MT48LC16M4A2模型需要更新4096次，每次64毫秒[4]，使得该装置必须至少每09微秒15625被更新为64毫秒/ 4096 = 15625 09微秒。果存储器和SDRAM控制器工作在100 MHz，则刷新间隔的最大值为15.625μs/0.01μs= 1 562 d。令分析模块命令分析模块接收控制接口模块解码的命令输出和周期性输出的更新请求，并为SDRAM设备生成适当的命令。新控制逻辑电路发出的刷新请求具有比主机接口命令更高的优先级。
此，该模块还包含一个简单的仲裁电路，用于仲裁主机的控制和由更新控制逻辑产生的更新请求。旦仲裁电路已接受主机命令，该命令被发送到模块，其使用三个移位寄存器生成的命令之间的同步的命令发生器：一个移位寄存器用来控制ACT命令和第二个。制发出读或写命令的时间;第三个用于计算订单的持续时间，以便它可以仲裁以确定最近请求的操作是否完成。令分析模块生成的OE输出信号用于控制数据路径模块的输入数据路径的三态缓冲。据复用总线模块地址这个模块实现SDRAM的地址复用时，地址的线路部被多路复用到A [11：0]的ACT命令期间从SDRAM输出（RAS）以及读（CAS）或写命令中地址的列部分。在SDRAM地址线上复用。据路径模块在SDRAM和主机之间提供数据接口，负责在SDRAM控制器和外部SDRAM之间交换数据。
别是，在SDRAM的写操作期间，AHB总线数据被放置在外部数据上。线上，SDRAM数据在读取SDRAM时正确发送到AHB总线。
真设计实现和结果本文档使用Micron提供的MT48LC16M4A2模型的Verilog仿真模型来验证设计的准确性。
拟的结果在图4和5中示出。4是SDRAM写操作的模拟时序图，其将AHB总线控制操作转换为SDRAM写操作;图5示出了连续读取写在SDRAM上的数据的模拟。历。论本文设计基于AMBA AHB总线上的SDRAM控制器，该控制器通过控制指令的AMBA AHB总线控制操作转换根据SDRAM操作指定的最终模拟波形确认设计的准确性。然，由于SDRAM操作的复杂时序，该设计无法支持SDRAM和AHB总线之间的所有传输模式，例如背对背传输。需要在未来的设计中进一步改进。
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